JPH0362511A - Semiconductor integrated circuit device and manufacture thereof - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置およびその製造方法に関
し、特にウェハ張り合わせ形５ｏｌ（Ｓｉｌｉｃｏｎ
Ｏｎ Ｉｎ５ｕｌａｔｏｒ）構造を有する半導体集積回
路装置に適用して有効な技術に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor integrated circuit device and a method for manufacturing the same, and particularly to a wafer-bonded type 5OL (Silicon integrated circuit device).
The present invention relates to a technique that is effective when applied to a semiconductor integrated circuit device having an on-inverter structure.
ウェハ張り合わせ形ＳＯＩ構造を有する半導体集積回路
装置については、例えばアイ・イー・デイ−・エム（Ｉ
ＥＤＭ）８８．Ｐ８７０〜Ｐ８７１ （”Ａ ＦＩＩ
ＬＬＹ ＦＵＮＣＴＩＯＮＡＬ ＩＫ ＥＣＬ ＲＡＭ
ＯＮ Ａ ＢＯＮＤεＤ ＳＯＩ ＷＡＦＩＥＲ″）
に記載がある。Regarding semiconductor integrated circuit devices having a wafer bonded SOI structure, for example,
EDM)88. P870~P871 ("A FII
LLY FUNCTIONAL IK ECL RAM
ON A BONDεD SOI WAFIER'')
There is a description in .
上記文献に記載された半導体集積回路装置は、シリコン
単結晶からなる下層基板上に５ｌＯ２からなる絶縁膜を
介して半導体ウェハを接合し、この半導体ウェハの主面
にバイポーラ・トランジスタを形成したものである。The semiconductor integrated circuit device described in the above-mentioned document is one in which a semiconductor wafer is bonded to a lower substrate made of single crystal silicon via an insulating film made of 5lO2, and bipolar transistors are formed on the main surface of this semiconductor wafer. be.
前記従来技術においては、あらかじめ半導体ウェハの表
面にＳｉＯ２からなる絶縁膜を形成した後、別途用意し
た単結晶シリコンからなる下層基板上に前記半導体ウェ
ハを重ね合わせ、熱処理によって両者を接合している。In the prior art, an insulating film made of SiO2 is formed on the surface of a semiconductor wafer in advance, and then the semiconductor wafer is stacked on a separately prepared lower substrate made of single crystal silicon, and the two are bonded by heat treatment.
ところが、このＳ○工槽構造、半導体ウェハと絶縁膜と
の間の熱膨張係数の相違などによってそれらの界面に熱
応力が発生し、この熱応力に起因して半導体ウェハに熱
歪転移が発生するため、素子の電気特性が劣化するとい
う問題があった。However, due to this S* tank structure and the difference in thermal expansion coefficient between the semiconductor wafer and the insulating film, thermal stress occurs at the interface between them, and this thermal stress causes thermal strain transition in the semiconductor wafer. Therefore, there was a problem that the electrical characteristics of the element deteriorated.
本発明の目的は、下層基板上に絶縁膜を介して半導体ウ
ェハを接合したＳＯＩ構造の半導体集積回路装置におい
て、半導体ウェハと絶縁膜との界面で発生する熱応力に
起因する熱歪転移の発生を有効に防止することのできる
技術を提供することにある。An object of the present invention is to provide a semiconductor integrated circuit device having an SOI structure in which a semiconductor wafer is bonded to a lower substrate via an insulating film, in which thermal strain transition occurs due to thermal stress generated at the interface between the semiconductor wafer and the insulating film. The objective is to provide a technology that can effectively prevent this.
本発明の他の目的は、上記目的を達成するとともに、Ｓ
ｏ Ｉｉ造を有する半導体集積回路装置の製造コストを
低減することのできる技術を提供することにある。Another object of the present invention is to achieve the above object and to
An object of the present invention is to provide a technology that can reduce the manufacturing cost of a semiconductor integrated circuit device having an Ii structure.
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、次のとおりである。A brief overview of typical inventions disclosed in this application is as follows.
本願の一発明は、多結晶シリコンからなる下層基板上に
絶縁膜を介して半導体ウェハを接合したＳＯＩ構造の半
導体集積回路装置である。One invention of the present application is a semiconductor integrated circuit device having an SOI structure in which a semiconductor wafer is bonded to a lower substrate made of polycrystalline silicon via an insulating film.
ダイヤモンド形結晶構造を有する単結晶シリコンの機械
的強度は、主としてその結晶面方位に依存性を有しでい
る。従って、半導体ウェハおよび下層基板のそれぞれを
単結晶シリコンで構成した従来のＳＯＩ構造においては
、半導体ウェハおよび下層基板のそれぞれと絶縁膜との
間に生じる熱応力が機械的強度の弱い結晶面方位に集中
するため、半導体ウェハおよび下層基板のそれぞれに熱
歪転移が発生する。The mechanical strength of single-crystal silicon having a diamond-shaped crystal structure mainly depends on its crystal plane orientation. Therefore, in the conventional SOI structure in which the semiconductor wafer and the lower substrate are each made of single-crystal silicon, the thermal stress generated between the semiconductor wafer and the lower substrate and the insulating film is directed toward the crystal plane orientation, which has weak mechanical strength. Because of the concentration, thermal strain transitions occur in each of the semiconductor wafer and the underlying substrate.
これに対して、多結晶シリコンの機械的強度は、結晶面
方位依存性を有していないため、下層基板を多結晶シリ
コンで構成した本発明のＳＯＩ構造においては、絶縁膜
との間に生じる熱応力が多結晶シリコンによって分散さ
れるとともに、多結晶シリコンの結晶粒界で吸収、緩和
されるので、上記熱応力に起因する半導体ウェハの熱歪
転移の発生が防止される。On the other hand, since the mechanical strength of polycrystalline silicon has no dependence on crystal plane orientation, in the SOI structure of the present invention in which the lower substrate is made of polycrystalline silicon, Since thermal stress is dispersed by the polycrystalline silicon and absorbed and relaxed by the grain boundaries of the polycrystalline silicon, thermal strain transition in the semiconductor wafer due to the thermal stress is prevented from occurring.
また、多結晶シリコンは、単結晶シリコンよりも製造コ
ストが安価であるため、下層基板を多結晶シリコンで構
成した本発明のＳＯＩ構造は、下層基板を単拮晶シリコ
ンで構成した従来のＳｏｌ構造に比べて製造コストが低
減される。Furthermore, since polycrystalline silicon has a lower manufacturing cost than single crystal silicon, the SOI structure of the present invention in which the lower substrate is made of polycrystalline silicon is different from the conventional Sol structure in which the lower substrate is made of monoantagonistic silicon. Manufacturing costs are reduced compared to
第１図に示すように、本実施例は、絶縁膜ｌを介して下
層基板２上に接合された半導体基板（ウェハ）３の主面
にバイポーラ・トランジスタを形成したＳ○工槽構造半
導体集積回路装置である。As shown in FIG. 1, this embodiment is a semiconductor integrated circuit with a S* tank structure in which bipolar transistors are formed on the main surface of a semiconductor substrate (wafer) 3 bonded to a lower substrate 2 via an insulating film l. It is a circuit device.
上記下層基板２は、多結晶シリコンにより構成され、半
導体基板３は、例えばｎ−形単結晶シリコンにより構成
されている。また、絶縁膜ｌは、この半導体基板３の表
面を熱処理して形成したＳｉ○、により構成されている
。The lower substrate 2 is made of polycrystalline silicon, and the semiconductor substrate 3 is made of, for example, n-type single crystal silicon. Further, the insulating film 1 is made of Si◯, which is formed by heat-treating the surface of the semiconductor substrate 3.
ＳｉＯ２からなるフィールド絶縁膜４で周囲を囲まれた
半導体基板３の所定の主面部には、アンチモン（ｓｂ）
などのｎ形不純物の拡散により形成されたコレクタ埋込
み層５が設けられている。A predetermined main surface portion of the semiconductor substrate 3 surrounded by a field insulating film 4 made of SiO2 is coated with antimony (sb).
A collector buried layer 5 formed by diffusion of n-type impurities such as the like is provided.
上記フィールド絶縁膜４の一部は、コレクタ埋込み層５
の周囲の半導体基板３に設けられたａ６を通じて前記絶
１Ｍ＃１に達している。コレクタ埋込み層５の上に設け
られたシリコンエピタキシャル層７の主面には、ｎ形半
導体領域からなるベース拡散層８が設けられている。こ
のベース拡散層８には、ｐ形不純物（例えば、ホウＳ）
を導入したポリシリコンからなるベース引出し電極９が
接続されている。A part of the field insulating film 4 is a collector buried layer 5.
The contact point 1M#1 is reached through a6 provided on the semiconductor substrate 3 around the. A base diffusion layer 8 made of an n-type semiconductor region is provided on the main surface of the silicon epitaxial layer 7 provided on the collector buried layer 5 . This base diffusion layer 8 is doped with a p-type impurity (for example, Boron S).
A base lead electrode 9 made of polysilicon into which is introduced is connected.
上記ベース拡散層８の一部には、ｎ形半導体領域からな
るエミッタ拡散層１０が設けられている。An emitter diffusion layer 10 made of an n-type semiconductor region is provided in a part of the base diffusion layer 8.
このエミッタ拡散層１０には、ｎ形不純物（例えば、ヒ
素）を導入したポリシリコンからなるエミッタ引出し電
極１１が接続されている。エミッタ引出し電極１１と前
記ベース引出し電極９とは、Ｓｉｎ、からなる絶縁膜１
２を介して互いに絶縁されている。An emitter lead electrode 11 made of polysilicon doped with an n-type impurity (for example, arsenic) is connected to this emitter diffusion layer 10 . The emitter extraction electrode 11 and the base extraction electrode 9 are an insulating film 1 made of Sin.
They are insulated from each other via 2.
前記コレクタ埋込み層５の一部には、ｎ形半導体領域か
らなるコレクタ引上げ層１３が設けられている。このコ
レクタ引上げ層１３は、前記シリコンエピタキシャル層
７にｎ形不純物（例えば、ヒ素）を導入して形成される
。コレクタ引上げ層１３と前記ベース引出し電極９とは
、フィールド絶縁膜４を介して互いに絶縁されている。A collector pulling layer 13 made of an n-type semiconductor region is provided in a part of the collector buried layer 5. This collector pulling layer 13 is formed by introducing an n-type impurity (for example, arsenic) into the silicon epitaxial layer 7. The collector pull-up layer 13 and the base lead-out electrode 9 are insulated from each other via the field insulating film 4.
ベース引出し電極９には、ベース電極１４が接続されて
いる。このベース電極１４は、前記絶縁膜１２およびそ
の上に堆積された、例えばＰＳＧ（Ｐｈｏｓｐｈｏ ５
ｉｌｉｃａｔｅ Ｇｌａｓｓ）からなる層間絶縁膜１５
に設けたスルーホール１６ａを通じてペース９出し電極
９に接続されている。ベース電極１４は、例えばＰｔＳ
ｉｘ （プラチナシリサイド〉からなる導電層１７と
、チタンナイトライド（Ｔ ｉ Ｎ）やチタンタングス
テン（ＴｉＷ）からなるバリヤメタル層１８と、アルミ
ニウム層１９とからなる複合膜構造を有している。A base electrode 14 is connected to the base extraction electrode 9 . This base electrode 14 is made of the insulating film 12 and deposited thereon, for example, PSG (Phospho 5
interlayer insulating film 15 made of
It is connected to the pace 9 delivery electrode 9 through a through hole 16a provided in the. The base electrode 14 is made of, for example, PtS.
It has a composite film structure consisting of a conductive layer 17 made of ix (platinum silicide), a barrier metal layer 18 made of titanium nitride (T i N) or titanium tungsten (TiW), and an aluminum layer 19 .
エミッタ引出し電極１１には、エミッタ電極２０が４ス
されている。このエミッタ電極２０は、絶縁膜１２およ
び層間絶縁膜１５に設けたスルーホール１６ｂを通じて
エミッタ引出し電極１１に接続されている。エミッタ電
極２０は、前記ベース電極１４と同様、導電層１７、バ
リヤメタル層１８およびアルミニウム層１９からなる複
合膜構造を有している。Four emitter electrodes 20 are attached to the emitter extraction electrode 11 . This emitter electrode 20 is connected to the emitter extraction electrode 11 through a through hole 16b provided in the insulating film 12 and interlayer insulating film 15. Like the base electrode 14, the emitter electrode 20 has a composite film structure consisting of a conductive layer 17, a barrier metal layer 18, and an aluminum layer 19.
コレクタ引上げ層１３には、コレクタ電極２１が接続さ
れている。このコレクタ電極２１は、絶縁膜１２および
層間絶縁膜１５に設けたコンタクトホール２２を通じて
コレクタ引上げ層１３に接続されている。コレクタ電極
２１は、前記ベース電極１４、エミッタ電極２０と同様
、導電層１７、バリヤメタル層１８およびアルミニウム
層１９からなる複合膜構造を有している。A collector electrode 21 is connected to the collector pulling layer 13 . This collector electrode 21 is connected to the collector pull-up layer 13 through a contact hole 22 provided in the insulating film 12 and the interlayer insulating film 15. Like the base electrode 14 and emitter electrode 20, the collector electrode 21 has a composite film structure consisting of a conductive layer 17, a barrier metal layer 18, and an aluminum layer 19.
次に、上記半導体集積回路装置の下層基板２と半導体基
板（ウェハ）３とを張り合わせる工程を第２図〜第５図
を用いて説明する。Next, the process of bonding together the lower substrate 2 and the semiconductor substrate (wafer) 3 of the semiconductor integrated circuit device will be described with reference to FIGS. 2 to 5.
まず、ｎ−形単結晶シリコンからなる半導体ウェハ３を
用意する。この半導体ウェハ３は、例えれた単結晶シリ
コンのインゴットを厚さ５００μｍ程度にスライスした
後、その主面および裏面をポリッシングなどにより鏡面
処理したものである。First, a semiconductor wafer 3 made of n-type single crystal silicon is prepared. This semiconductor wafer 3 is obtained by slicing a monocrystalline silicon ingot to a thickness of about 500 μm, and then mirror-finishing the main and back surfaces by polishing or the like.
次に、このウェハ３を熱処理することに゛より、第２図
に示すように、その表面全体にＳ】０２からなる絶縁膜
（熱酸化膜）１を形成する。Next, by heat-treating this wafer 3, an insulating film (thermal oxide film) 1 made of S]02 is formed on the entire surface of the wafer 3, as shown in FIG.
他方、第３図に示すような下層基板２を用意する。この
下層基板２は、例えば前記単結晶シリコンの原料となる
バルク状の多結晶シリコンを厚さ５００μｍ程度にスラ
イスしてウェハ状に加工した後、その主面をポリッシン
グなどにより鏡面処理したものである。On the other hand, a lower substrate 2 as shown in FIG. 3 is prepared. This lower substrate 2 is obtained by, for example, slicing bulk polycrystalline silicon, which is the raw material for the single crystal silicon, into a wafer shape to a thickness of about 500 μm, and then mirror-finishing the main surface by polishing or the like. .
次に、第４図に示すように、前記半導体ウェハ３を下層
基板２の主面上に重ね合わせた後、例えば１０００℃〜
１１００℃程度の高温で熱処理を行い、半導体ウェハ３
と下層基板２とを絶縁膜１を介して熱融着させる。Next, as shown in FIG. 4, after overlapping the semiconductor wafer 3 on the main surface of the lower substrate 2,
Semiconductor wafer 3 is heat treated at a high temperature of about 1100°C.
and the lower substrate 2 are thermally fused together via the insulating film 1.
続いて、第５図に示すように、半導体ウェハ３の主面を
研磨してその厚さを２〜３μｍ程度にし理する。その後
、周知のウェハプロセスを用いてこのウェハ３の主面に
バイポーラ・トランジスタを形成することにより、前記
第１図に示すＳＯＩ構造の半導体集積回路装置が得られ
る。Subsequently, as shown in FIG. 5, the main surface of the semiconductor wafer 3 is polished to a thickness of about 2 to 3 μm. Thereafter, a bipolar transistor is formed on the main surface of this wafer 3 using a well-known wafer process, thereby obtaining the semiconductor integrated circuit device having the SOI structure shown in FIG.
以上のような本実施例によれば、次のような作用、効果
を得ることができる。According to this embodiment as described above, the following actions and effects can be obtained.
（１）、多結晶シリコンからなる下層基板２上に絶縁膜
１を介して半導体ウェハ３を接合し、この半導体ウェハ
３の主面に集積回路を形成した本実施例によれば、半導
体ウェハ３と下層基板２とを絶縁膜１を介して接合する
際にこの半導体ウェハ３および下層基板２と絶縁膜１と
の間に生じる熱応力や、半導体ウェハ３の主面を研磨す
る際に生じる機械的応力が下層基板２を樋底する多結晶
シリコンによって分散されるとともに、この多結晶シリ
コンの結晶粒界で吸収、緩和される。従って、上記熱応
力に起因する熱歪転移の発生や上記機械的応力に起因す
る結晶欠陥の発生が防止され、この熱歪転移や結晶欠陥
に起因する素子の電気特性のる半導体集積回路装置の信
頼性が向上する。(1) According to this embodiment, a semiconductor wafer 3 is bonded to a lower substrate 2 made of polycrystalline silicon via an insulating film 1, and an integrated circuit is formed on the main surface of this semiconductor wafer 3. Thermal stress that occurs between the semiconductor wafer 3 and the lower substrate 2 and the insulating film 1 when bonding the lower substrate 2 and the lower substrate 2 via the insulating film 1, and the mechanical stress that occurs when polishing the main surface of the semiconductor wafer 3. The physical stress is dispersed by the polycrystalline silicon forming the bottom of the lower substrate 2, and is absorbed and relaxed at the grain boundaries of this polycrystalline silicon. Therefore, the occurrence of thermal strain transitions caused by the above-mentioned thermal stress and crystal defects caused by the above-mentioned mechanical stresses are prevented, and the electrical characteristics of the elements caused by the thermal strain transitions and crystal defects are improved in semiconductor integrated circuit devices. Improved reliability.
（２）、多結晶シリコンは、単結晶シリコンよりも製造
コストが安価であるため、下層基板２を多結晶シリコン
で構成した本実施例によれば、５−Ｏｒ槽構造有する半
導体集積回路装置の製造コストを低減することができる
。(2) Polycrystalline silicon has a lower manufacturing cost than single-crystalline silicon, so according to this embodiment in which the lower substrate 2 is made of polycrystalline silicon, a semiconductor integrated circuit device having a 5-Or tank structure can be manufactured. Manufacturing costs can be reduced.
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。As above, the invention made by the present inventor has been specifically explained based on Examples, but it should be noted that the present invention is not limited to the Examples and can be modified in various ways without departing from the gist thereof. Not even.
例えば、本発明の半導体ウェハの主面にＣＭＯ３・トラ
ンジスタを形成することにより、ラッチアップ耐性の高
いＳＯＩ構造の半導体集積回路装置の高信頼化ならびに
その製造コストの低減を実現することができる。For example, by forming CMO3 transistors on the main surface of the semiconductor wafer of the present invention, it is possible to achieve high reliability of a semiconductor integrated circuit device having an SOI structure with high latch-up resistance and to reduce its manufacturing cost.
本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。Among the inventions disclosed in this application, the effects obtained by typical inventions are briefly described below.
（１）、多結晶シリコンからなる下層基板上に絶縁膜を
介して半導体ウェハを接合したＳＯＩ構造の半導体集積
回路装置とすることにより、半導体ウェハおよび下層基
板と絶縁膜との間に生じる熱応力が多結晶シリコンによ
って分散されるとともに、その結晶粒界によって吸収、
緩和されるので、この熱応力に起因する熱歪転移の発生
が防止され、半導体集積回路装置の信頼性が向上する。(1) Thermal stress that occurs between the semiconductor wafer, the lower substrate, and the insulating film due to the SOI structure semiconductor integrated circuit device in which a semiconductor wafer is bonded to a lower substrate made of polycrystalline silicon via an insulating film. is dispersed by polycrystalline silicon and absorbed by its grain boundaries.
Since the stress is relaxed, the occurrence of thermal strain transition due to this thermal stress is prevented, and the reliability of the semiconductor integrated circuit device is improved.
（２）、５０工構造の半導体集積回路装置において、そ
の下層基板を多結晶シリコン構成することにより、半導
体集積回路装置の製造コストを低減することができる。(2) In a semiconductor integrated circuit device having a 50-layer structure, the manufacturing cost of the semiconductor integrated circuit device can be reduced by forming the lower substrate of polycrystalline silicon.
第１図は、本発明の一実施例である半導体集積回路装置
の要部断面図、
第２図〜第５図は、この半導体集積回路装置の製造方法
を示す断面図である。
１．１２・・・絶縁膜、２・・・下層基板、３・・・半
導体基板（半導体ウェハ）、４・・・フィールド絶縁膜
、５・・・コレクタ埋込み層、６・・・溝、７・・・シ
リコンエピタキシャル層、８・・・ベース拡散層、９・
・・ベース引出し電極、１０・・・エミッタ拡散層、１
１・・・エミッタ引出し電極、１３・・・コレクタ引上
げ層、１４・・・ベース電極、１５・・・層間絶縁膜、
１６ａ、１６ｂ・・・スルーホール、１７・・・導電層
、１８・・・バリヤメタル層、１９・・・アルミニウム
層、２０・・・エミッタ電極、２１・・・コレクタ電極
、２２・・・コンタクトホール。
第２図FIG. 1 is a cross-sectional view of a main part of a semiconductor integrated circuit device according to an embodiment of the present invention, and FIGS. 2 to 5 are cross-sectional views showing a method of manufacturing this semiconductor integrated circuit device. 1.12... Insulating film, 2... Lower layer substrate, 3... Semiconductor substrate (semiconductor wafer), 4... Field insulating film, 5... Collector buried layer, 6... Groove, 7 ... silicon epitaxial layer, 8... base diffusion layer, 9.
...Base extraction electrode, 10...Emitter diffusion layer, 1
DESCRIPTION OF SYMBOLS 1... Emitter pull-out electrode, 13... Collector pull-up layer, 14... Base electrode, 15... Interlayer insulating film,
16a, 16b... Through hole, 17... Conductive layer, 18... Barrier metal layer, 19... Aluminum layer, 20... Emitter electrode, 21... Collector electrode, 22... Contact hole . Figure 2
Claims (1)
ハの主面に所定の集積回路を形成したＳＯＩ構造の半導
体集積回路装置であって、前記下層基板を多結晶シリコ
ンで構成したことを特徴とする半導体集積回路装置。 ２、表面が鏡面処理された半導体ウェハを熱処理してそ
の表面に熱酸化膜を形成する一方、主面が鏡面処理され
た多結晶シリコンからなる下層基板を用意し、前記半導
体ウェハと下層基板とを熱処理により接合した後、前記
半導体ウェハの主面を研磨し、次いで前記半導体ウェハ
の主面に半導体集積回路を形成することを特徴とする請
求項１記載の半導体集積回路装置の製造方法。[Scope of Claims] 1. A semiconductor integrated circuit device having an SOI structure in which a predetermined integrated circuit is formed on the main surface of a semiconductor wafer bonded to a lower substrate through an insulating film, wherein the lower substrate is formed of a polycrystalline substrate. A semiconductor integrated circuit device characterized by being made of silicon. 2. A semiconductor wafer whose surface has been mirror-finished is heat-treated to form a thermal oxide film on its surface, while a lower substrate made of polycrystalline silicon whose main surface is mirror-treated is prepared, and the semiconductor wafer and the lower substrate are heated. 2. The method of manufacturing a semiconductor integrated circuit device according to claim 1, further comprising: polishing the main surface of the semiconductor wafer after bonding them by heat treatment, and then forming a semiconductor integrated circuit on the main surface of the semiconductor wafer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19656289A JPH0362511A (en) | 1989-07-31 | 1989-07-31 | Semiconductor integrated circuit device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19656289A JPH0362511A (en) | 1989-07-31 | 1989-07-31 | Semiconductor integrated circuit device and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0362511A true JPH0362511A (en) | 1991-03-18 |
Family
ID=16359798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19656289A Pending JPH0362511A (en) | 1989-07-31 | 1989-07-31 | Semiconductor integrated circuit device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0362511A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03250617A (en) * | 1990-02-28 | 1991-11-08 | Shin Etsu Handotai Co Ltd | Manufacture of bonded wafer |
| US6074764A (en) * | 1995-07-06 | 2000-06-13 | Showa Entetsu Co., Ltd. | Clad material |
-
1989
- 1989-07-31 JP JP19656289A patent/JPH0362511A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03250617A (en) * | 1990-02-28 | 1991-11-08 | Shin Etsu Handotai Co Ltd | Manufacture of bonded wafer |
| US6074764A (en) * | 1995-07-06 | 2000-06-13 | Showa Entetsu Co., Ltd. | Clad material |
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