JPH036069A - 半導体発光素子の保護膜形成方法 - Google Patents

半導体発光素子の保護膜形成方法

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JPH036069A
JPH036069A JP1141371A JP14137189A JPH036069A JP H036069 A JPH036069 A JP H036069A JP 1141371 A JP1141371 A JP 1141371A JP 14137189 A JP14137189 A JP 14137189A JP H036069 A JPH036069 A JP H036069A
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JP
Japan
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light emitting
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sic
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protective film
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Kiyoshi Ota
潔 太田
Toshitake Nakada
中田 俊武
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Sanyo Electric Co Ltd
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Sanyo Electric Co Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (イ)産業上の利用分野 本発明は発光ダイオードや半導体レーザ等の半導体発光
素子表面に形成される保護膜の形成方法に関する。
(口〉 従来の技術 第3図は従来の戻化ケイ素(SfC)発光ダイオード素
子(1)の構造を示し、例えば電子技術、第26巻、第
14号、128〜129頁に記載されている。斯る54
0発光ダイオード素子(1)はn型SiC基板(2)の
−主面上に夫々SiCからなる不純物濃度の制御された
n型層(3)、p型層(4)が周知の液相エピタキシャ
ル法を用いて順次積層され、p型!(4>表面にpat
極(5)、n型基板く2)の他主面にn型電極(6)が
夫々真空蒸着されている。
斯るSiC発光ダイオード素子(1)ではp型】(4)
にアクセプタとなるApがドープされ、n型、II(3
’)にドナーとなるNと、アクセプタとなるAj2がド
ープされている。そして発光は主にp型電極(5)直下
のn型層(3)におけるドナー・アクセプタ準位間での
再結合により生じる。
また、斯るSiC発光ダイオード素子(1)においては
、n型J!(3>に比べp型層(4)の光透過率が低く
、きらにn型層(3)で発生し、p型N (4)側に向
かう光のほとんどはp型電極(5)に遮られるため、p
型層(4)側からは素子(1〉外部に光を取り出せない
ことから、第4図に示す様にSiC発光ダイオード素子
(1)はp型層(4)側で銀ペースト(8)によりステ
ム(9)に固着される。しかし、この場合同図に示す如
く、pn接合面が固着面に近くなるため、固着面からは
み出た銀ベースト(8)が素子側面を這い上り、n型J
lli(3)とp型Jig(4)が短絡するといった問
題が生じる。
そこで、第2図に示す如く、素子のイ則面に酸化膜から
なる電気的絶縁性の保護膜〈7)を形成し、電気的短絡
を防止する方法が考えられる6素子側面に酸化膜を形成
する方法として、スパッタ法または熱CVD法による被
着、あるいは、酸化剤含有の水溶液に浸漬することによ
る表面酸化がある。このうち、素子表面に酸化膜を一度
に往つ均一に形成するには、酸化剤による表面酸化が有
利である。
斯る方法は例えば特開昭49−115693号公報に記
載されており、酸化剤として過酸化水素水を用いている
(ハ)発明が解決しようとする課題 しかし乍ら、断る方法では発光ダイオード素子を過酸化
水素水に浸漬すると、酸化反応により発生した水素ガス
が気泡となって素子表面に付着し、その部分の酸化反応
を阻止したり、素子自体が浮き上がったりするため、均
一な酸化膜が形成できないといった問題が生じる。
したがって本発明は素子表面に酸化膜からなる保護膜を
形成する際に、均一な酸化膜が形成できる方法を提供す
ることを技術的課題とする。
(ニ)課題を解決するための手段 本発明は、半導体発光素子表面に保護膜を形成する方法
であって、上記課題を解決するため、上記半導体発光素
子を過酸化水素水とイソプロピルアルコールとを含む混
合液に浸漬することを特徴とする。
(ホ)作用 本発明方法によれば、半導体発光素子表面に酸化膜から
なる保護膜を形成する過酸化水素水に界面活性剤となる
イソプロピルアルコールを添加することによって、半導
体発光素子表面に付着する気泡が取り除かれる。
(へ)実施例 本発明方法を用いて法化ケイ素発光ダイオード装置を製
造する方法の一実施例を第1図を参照して説明する。
先ず、第3図に示ずSiC発光ダイオード素子(1)を
形成する。即ち、第1図(a)に示す如く、n型S i
 C71i板(2)を$備し、この−主面上にSicか
らなるn型A!?<3 >、p型層(4)を順次液相エ
ピタキシャル成長させる。
次いで、第1図(b)に示す如くp型層(4)上にSi
膜、A2膜をこの順で夫々真空蒸着してp型IQ(5)
t−形成L、n型sic基m(2)の他主面上にNi膜
、Au膜をこの順で夫々真空蒸着してnl!!;!!電
極(6)を形成する。しかる後、これらの電極を900
〜tooo’cで熱処理することによって各電極は各S
iCとオーミック接触し、SiC発光ダイオード素子(
1)が形成される。
次に、第1区(C)に示す如<SiC発光ダイオード素
子(1)表面に酸化膜からなる保護膜(7)を形成する
。この保護膜(7)は、過酸化水素水(H10□)とイ
ソプロピルアルコール(r、P、A)を1 : 1〜1
0: 1に混合した混合液を130〜100’Cに過熱
し、この中に上記SiC発光ダイオード素子(1)を浸
漬することによって形成される。この時SjCとH,O
,の酸化反応によって水素が発生し、素子表面に気泡が
付着するが、Hlo、中にカロえられた1、P、Aが界
面活性剤として働くため、素子表面に付着した気泡は速
やかに取り除かれる。これによって素子表面の酸化反応
が妨げられることなく進行するため、酸化膜が素子表面
全体にむらなく形成される。
最後に、保護膜(7)の形成されたSiC発光ダイオー
ド素子(1)のp型層(4)側を銀ペースト(8)を介
してステム(9)に固着することによって第2図に示さ
れる発光ダイオード装置が製造される。ここで、先の保
護膜(7)形成時の酸化反応によって、p型電極く5)
表面にも金属酸化膿が形成されるが、この膜は脆く、発
光ダイオード素子(1)をステム(9)に固着する際に
剥離する。また、n型電極(6)は他の給電端子と金ワ
イヤにてワイヤボンディングされるが、この接続はここ
では省略し、図示していない。
以上の如く製造された発光ダイオード装置においては保
護膜〈7)が均一に形成されるため、短絡事故が生じる
ことはない。ここで1.P、Aの代わりに池の界面活性
剤を用いることが考えられる。
しかし乍ら、例えば1.P、Aと同様に水の表面張力を
弱める作用をするエタノール(C,HaQH)をH、O
2に加え、保護膜を形成しようとすると、エタノールが
窒素(N*)を含む空気中の水分を取り込むため、酸化
膜と共に窒素化合物からなるスティン膜が生成される。
斯るスティン膜が電極表面に生成されると、電極が腐食
されてしまい経時的に高抵抗化する。また、スティン膜
が素子側面(こ生成きれると、斯る膜中に空気中のイオ
ンを取り込み、pn接合を短絡するといった問題が生じ
る。
また、他の方法として、H,Olに酸化反応を促進する
硫酸(H,SO,)を加えることによって気泡を多量に
発生させ、気泡を素子表面に付着しにくくする方法が考
えられる。この方法では素子表面に気泡が付着しにくく
なるため均一な酸化膜が形成されるものの、H,SO,
によってp型電極がエツチング除去されるといった問題
が生じる。
したがって、本発明方法において、酸化膜形成時にH1
0−と混合される界面活性剤は1.P、Aに限定される
ものである。但し、酸化膜が形成される発光ダイオード
の材料1t S i Cに限ることなく、Gap%Al
!GaAs等他の発光ダイオード材料でも良い。
(ト)発明の効果 本発明方法によれば、半導体発光素子表面に酸化膜から
なる保護膜を形成する際に、酸化剤として用いられる過
酸化水素水に界面活性剤となるインプロピルアルコール
を加えることによって、酸化反応中発生し、素子表面に
付着する気泡が速やかに取り除かれる。これによって、
素子表面に均一な酸化膜が形成されるため、素子をステ
ムに固着する際に用いられる銀ペーストが素子側面には
み出し、素子側面を這い上ることによって生じるpn接
合の短絡事故を防止できる。
【図面の簡単な説明】
第1図は本発明方法の一実施例を示す工程別断面図、第
2図は本発明方法を用いて製造した半導体発光素子をス
テムに固着した状態を示す断面図、第3図及び第4図は
従来例を示す断面図である。 第1図

Claims (1)

    【特許請求の範囲】
  1. (1)半導体発光素子表面に保護膜を形成する方法にお
    いて、上記半導体発光素子を過酸化水素水とイソプロピ
    ルアルコールとを含む混合液に浸漬することを特徴とす
    る半導体発光素子の保護膜形成方法。
JP1141371A 1989-06-02 1989-06-02 半導体発光素子の保護膜形成方法 Pending JPH036069A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0927639A (ja) * 1995-07-12 1997-01-28 Toshiba Corp 半導体装置
JPH10341039A (ja) * 1997-04-10 1998-12-22 Toshiba Corp 半導体発光素子およびその製造方法
CN110828646A (zh) * 2018-08-09 2020-02-21 汕头超声显示器技术有限公司 一种微led显示器的制造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0927639A (ja) * 1995-07-12 1997-01-28 Toshiba Corp 半導体装置
JPH10341039A (ja) * 1997-04-10 1998-12-22 Toshiba Corp 半導体発光素子およびその製造方法
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