JPH0358157A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は情報処理装置に関し、特にシステム７くスによ
って接続されたプロセッサと主記憶装置とからなる情報
処理装置における書込み読出し処理の制御方法に関する
。

従来技術 従来、この種の情報処理装置においては、主記憶装置に
対してデータの書込み読出し処理を行うときのバスサイ
クルが固定されていた。

すなわち、主記憶装置に対してデータの書込み読出し処
理を行うとき、プロセッサにおいて実行されるプログラ
ムではその処理に必要とするバスサイクルが固定されて
いた。

たとえば、主記憶装置へのデータの書込みや読出しを行
うときにシステムバス上でのデータの転送時間を示すバ
スサイクルが３サイクル必要とすると、その処理を行う
プログラムのバスサイクルは３サイクルに固定されてい
た。

このような従来の情報処理装置では、主記憶装置に対し
てデータの書込みや読出しを行うときのプログラムのバ
スサイクルが固定となっていたので、プロセッサや主記
憶装置での処理の高速化によりシステムバス上でのデー
タの転送時間が短縮されてバスサイクルが短くなると、
そのプログラムが正しく動作しなくなるという欠点があ
る。

このとき、低速の記憶装置を別に設けることによりプロ
グラムが正しく動作するようにする方法もあるが、記憶
装置を別に設けることにより装置のコストが高くなると
いう欠点がある。

発明の目的 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、プロセッサや主記憶装置が高速化されて
も、装置のコストを高くすることなく、バスサイクルが
固定となっているプログラムを正しく動作させることが
できる情報処理装置の提供を目的とする。

発明の構或 本発明による情報処理装置は、システムバスを介して相
互に接続された主記憶装置とプロセッサとを含む情報処
理装置であって、前記プロセッサから前記主記憶装置へ
のアドレスが予め設定された範囲内にあるか否かを検出
する検出手段と、前記検出手段により該アドレスが前記
範囲内にあることが検出され、該アドレスにより前記主
記憶装置から読出されたプログラムが前記プロセッサで
実行されるときのバスサイクルに予め設定された所定数
だけウェイトサイクルを挿入する神大手段とを有するこ
とを特徴とする。

実施例 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構戊を示すブロック図であ
る。図において、マイクロプ゛ロッサ１はシステムアド
レスバス１０１を介して主記憶装置２にアドレス情報を
供給することにより、主記憶装置２に格納されているプ
ログラムをシステムデ：タバスｌ００を介して読出し、
この読出したプログラムを実行する。

ウェイトアドレスレジスタ３は予め設定された主記憶装
置２上のアドレスを保持し、該アドレスを信号線１０２
を介してアドレス判定回路５に送出する。

すなわち、主記憶装置２に格納されたプログラムにおい
て想定されているバスサイクルが、マイクロプロッサｌ
および主記憶装置２により実行される実際のバスサイク
ルよりも長い場合、そのプログラムの先頭アドレスがウ
ェイトアドレスレジスタ３に設定される。

ウェイトレンジレジスタ４は予め設定された主記憶装置
２上のアドレスの長さを保持し、そのアドレスの長さを
信号線１０３を介してアドレス判定回路５に送出する。

すなわち、主記憶装置２に格納されたプログラムにおい
て想定されているバスサイクルが、マイクロプロッサ１
および主記憶装置２により実行される実際のバスサイク
ルよりも長い場合、そのプログラムの長さがウェイトレ
ンジレジスタ４に設定される。

アドレス判定回路５はシステムアドレスバス１０１を介
して入力されるマイクロプロセッサ１から主記憶装置２
へのアドレス情報が、ウェイトアドレスレジスタ３から
のアドレスとウェイトレンジレジスタ４からのアドレス
の長さとによって指定される範囲内にあるか否かを判定
し、システムアドレスバス１０１を介して入力されるア
ドレス情報が範囲内にあれば、信号線｛０４を介してバ
ス制御回路７にウェイト要求信号を出力する。

ウェイト数レジスタ６はシステムデータバスｔ００に挿
入すべく予め設定されたウェイト数を保持し、そのウェ
イト数を信号線１０５を介してバス制御回路７に送出す
る。

すなわち、主記憶装置２に格納されたプログラムにおい
て想定されているバスサイクルが、マイクロプロッサ１
および主記憶装置２により実行される実際のバスサイク
ルよりも長い場合、そのプログラムが実行されるときに
バスサイクルに挿入すべきウェイト数がウェイト数レジ
スタ６に設定される。

ここで、ウェイト数レジスタ６にはプログラムにより任
意の値が設定可能となっている。

バス制御回路７はシステムデータバス１００およびシス
テムアドレスバス１０１の使用状態を制御しており、ア
ドレス判定回路５からのウェイト要求信号が人力される
と、ウェイト数レジスタ６からのウェイト数をシステム
データバス１００のバスサイクルに挿入してその処理の
実行時間を遅らせる。

次に、第１図を用いて本発明の一実施例の動作について
説明する。

マイクロプロセッサ１で実行するプログラムのうち、低
速で実行しなければならない実行速度に依存するプログ
ラム、すなわち想定されているバスサイクルがマイクロ
プロッサ１および主記憶装置２により実行される実際の
バスサイクルよりも長いプログラムが主記憶装置２にロ
ードされると、該プログラムの先頭アドレスがウェイト
アドレスレジスタ３にセットされ、該プログラムの長さ
がウェイトレンジレジスタ４にセットされ、該プログラ
ムによる処理のバスサイクルに揮人すべきウェイト数が
ウェイト数レジスタ６にセットされる。

マイクロプロセッサ１が主記憶２からプログラムを読出
すときにシステムアドレスバス１０１上に出力されたア
ドレス情報がアドレス判定回路５に人力されると、アド
レス判定回路５では該アドレス情報がウェイトアドレス
レジスタ３の内容とウェイトレンジレジスタ４の内容と
により指定されるアドレス範囲内にあるか否かが判定さ
れる。

アドレス判定回路５で該アドレス情報がそのアドレス範
囲内にあると判定されると、アドレスｆｌ＋定回路５か
らバス制御回路７へのウェイト要求信号が“１”となり
、該アドレス情報がそのアドレス範囲内にないと判定さ
れると、アドレス判定回路５からバス制御回路７へのウ
ェイト要求信号が“０″となる。

アドレス判定回路５からバス制御回路７へのウェイト要
求信号が“１”になると、バス制御回路７はウェイト数
レジスタ６に設定されたウェイト数だけウェイトサイク
ルをシステムデータバスＬ００に挿入し、該プログラム
がマイクロプロセッサ１で実行されるときの処理動作を
遅らせる。

すなわち、想定されているバスサイクルがマイクロプロ
ッサ１および主記憶装置２により実行される実際のバス
サイクルよりも長いプログラムがマイクロプロセッサ１
により主記憶装置２から読出されることがアドレス判定
回路５によって検出されたとき、バス制御回路７の制御
によりウェイト数レジスタ６に設定されたウェイト数だ
けウェイトサイクルをシステムデータバスｌ００に挿入
することで、マイクロプロセッサ１における該プログラ
ムの実行を遅らせて正常に終了させることが可能となる
。

このように、マイクロプロセッサ１により主記憶装置２
から読出されるプログラムのアドレスがウェイトアドレ
スレジスタ３の内容とウェイトレンジレジスタ４，の内
容とにより指定されるアドレス範囲内にあるとアドレス
判定回路５でｊｌ１定されたときに、バス制御回路７の
制御によりウェイト数レジスタ６に設定されたウェイト
数だけウェイトサイクルをシステムデータバス１００に
押入するようにすることによって、プロセッサ１や主記
憶装置２が高速化されても、実行速度に依存するプログ
ラム、すなわちバスサイクルが固定となっているプログ
ラムの実行を正常に行うことができる。

よって、主記憶装置２に対するアクセス速度が早くなっ
たにもかかわらず、マイクロプロセッサ１の処理速度が
変わらないような場合でも、マイクロプロセッサ１にお
けるプログラムの実行を正常に行うことができる。

また、低速の記憶装置を設けることなく、実行速度に依
存するプログラムの実行を正常に行うことができるので
、装置のコストを高くすることはない。

発明の効果 以上説明したように本発明によれば、プロセッサから主
記憶装置へのアドレスが予め設定された範囲内にあるこ
とが検出され、該アドレスにより主記憶装置から読出さ
れたプログラムがプロセッサで実行されるときのバスサ
イクルに予め設定された所定数だけウェイトサイクルを
挿入するようにすることによって、プロセッサや主記憶
装置が高速化されても、装置のコストを高くすることな
く、バスサイクルが固定となっているプログラムを正し
く動作させることができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構戊を示すブロック図であ
る。 主要部分の符号の説明 １・・・・・・マイクロプロセッサ ２・・・・・・主記憶装置 ３・・・・・・ウェイトアドレスレジスタ４・・・・・
・ウェイトレンジレジスタ５・・・・・・アドレス判定
回路 ６・・・・・・ウェイト数レジスタ ７・・・・・・バス制御回路

Claims (1)

【特許請求の範囲】
1. （１）システムバスを介して相互に接続された主記憶装
   置とプロセッサとを含む情報処理装置であって、前記プ
   ロセッサから前記主記憶装置へのアドレスが予め設定さ
   れた範囲内にあるか否かを検出する検出手段と、前記検
   出手段により該アドレスが前記範囲内にあることが検出
   され、該アドレスにより前記主記憶装置から読出された
   プログラムが前記プロセッサで実行されるときのバスサ
   イクルに予め設定された所定数だけウェイトサイクルを
   挿入する挿入手段とを有することを特徴とする情報処理
   装置。