JPH0357317A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体集積回路装置、さらには論理回路装置
に適用して有効な技術に関するもので、例えばゲートア
レイに利用して有効な技術に関するものである． ［従来の技術］ 例えば、基本セルを用いて所定の論理機能を実現するゲ
ートアレイ、あるいは高速Ｄ／Ａ変換器などでは，第４
図に示すように，同一出力回路１の出力を分岐配線２に
よって複数の入力回路３−１．３−２．３−３，”３−
ｎの入力に分配するといった回路形態をとる場合が多い
．ここで，例えば各入力回路３−１〜３−ｎによってそ
れぞれに伝達された信号Ｑ１〜Ｑｎをさらに別の入力回
路４に入力させようとした場合，個々の入力回路３−１
〜３−ｎ内における伝達特性の差などによって、各入力
回路３−１〜３−ｎからそれぞれに出力される信号Ｑ１
〜Ｑｎの間に微妙なタイミングずれが生じ，このタイミ
ングずれが回路装置全体の動作に支障を与えることがあ
った。

そこで、本発明者らは、第５図に示すように、分岐配線
２の途中にインバータ５を介在させ，このインバータ５
の伝達遅延時間によって各入力回路３−１〜３−ｎに分
配される信号に所定の時間差を与えることにより、上記
タイミングずれを補正することを検討した（例えば、特
開昭６０−１６７５１９参照）． ［発明が解決しようとする課題］ しかしながら、上述した技術には、次のような問題のあ
ることが本発明者らによってあきらかとされた． すなわち、インバータ５によって得られる伝達遅延時間
は、ある大きさに固定されていて、微妙なタイミングず
れの補正には利用できないことが判明した。つまり、イ
ンバータによる時間補正旦は、そのインバータの伝達遅
延時間の整数倍に限定されるため、インバータの伝達時
間よりも短い時間ずれ、あるいはインバータの伝達遅延
時間の整数倍にならない中途半端な時間ずれは適切に補
正することができない。

一方、最近の高速化された回路装置では，インバータ１
段の遅延時間よりも短い時間でのタイミングずれが問題
化するようになってきた。

本発明の目的は、回路装置全体の動作を遅くすることな
く、むしろ向上させつつ、回路装置内で生じる微妙なタ
イミングずれを適切に補正して安定な動作を得られるよ
うにする、という技術を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては，本明細書の記述および添附図面から明らかに
なるであろう。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、同一回路の出力信号を分岐配線によって複数
の回路の入力に分配するとともに、上記分岐配線の途中
に抵抗素子を直列に挿入することによって、各回路の入
力に分配される信号に所定の時間差を与えてタイミング
調整を行わせるというものである． ［作用］ 上記した手段によれば、抵抗素子が挿入されている側の
回路に入力される信号については、その抵抗素子の抵抗
値と入力容量などで形成される時定数によって、上記抵
抗値に応じた任意量の遅延時間をもたせることができる
一方、抵抗素子が挿入されていない側の回路に入力され
る信号については、出力側の回路から見た負荷が上記抵
抗素子で軽減されることによって、その負荷の軽減分だ
け入力側の回路の駆動を速めることができるようになる
。

これにより、回路装置全体の動作を遅くすることなく、
むしろ向上させつつ、回路装置内で生じる微妙なタイミ
ングずれを適正に補正して安定な動作を得られるように
するという目的が達成される． ［実施例］ 以下、本発明の好適な実施例を図面に基づいて説明する
。

なお、各図中、同一符号は同一あるいは相当部分を示す
． 第１図は本発明の技術が適用された半導体集積回路装置
の一実施例を示したものであって、１は出力回路、２は
分岐配線、３−１〜３−ｎは上記出力回路１の出力信号
が上記分岐配ｌｉＡ２によって分配・入力される入力回
路、４は各入力回路３一ｌ〜３−ｎによってそれぞれに
伝達された信号Ｑ１〜Ｑｎが入力される別の入力回路、
６は上記分岐配膿２の分岐途中に直列に挿入された抵抗
素子である． 上記半導体集積回路装置は，多数の基本セルによって所
定の回路機能を形或するゲートアレイとして形成されて
いる。上記回路１．３−１〜３一ｎ，４および上記抵抗
素子６は、上記ゲートアレイ内の基本セルに形或されて
いる。

ここで，上記抵抗素子６は，その抵抗値と各入力回路の
入力容量などで形成される時定数によって、各入力回路
３−１〜３−ｎの入力に分配される信号に任意の時間差
を与えるタイミング調整手段を構成している６ すなわち、第２図に示すように、抵抗素子６が挿入され
ている側の回路３−２に入力される信号Ｂについては、
その抵抗素子６の抵抗値と入力容量などで形成される時
定数によって、上記抵抗値に応じた任意量の遅延時間を
もつようになる．この抵抗素子６によって得られる遅延
時間は、その抵抗値を選ぶことによって、インバータに
よって得られる遅延時間よりも短い任意の時間に設定す
ることができる．Ｃはインバータで遅延された場合の信
号を示す。

一方、抵抗素子６が挿入されていない側の回路３−１に
入力される信号Ａについては，出力側の回路１から見た
負荷が上記抵抗素子６で軽減されることによって，その
負荷の軽減分だけ入力側の回路３−１の駆動を速めるこ
とができるようになる。したがって、各回路３−１〜３
−ｎをそれぞれに伝達させられる信号のタイミング調整
は、遅延だけでなく、タイミングを速めることと遅ら４
゛ることの両方によって行われる。

これにより．回路装置全体の動作を遅くすることなく、
むしろ向上させつつ、回路装置内で生じる微妙なタイミ
ングずれを適切に補正して安定な動作を得られるように
することができる。

第３図は、第１図の示した回路の一部の詳細な構成例を
示したものであって、出力回路１は複数のファンアウト
をもつ論理回路（ラッチ回路）によって構成され，この
出力回路１の論理出方信号が分岐配線２を介して各論理
入力回路３−１〜３一ｎの入力に分配されるとともに、
この分配・入力される論理信号に所定の時間差を与える
ためのタイミング調整手段として、上記分岐配線２の途
中に抵抗素子６が直列に挿入されている．以上本発明者
によってなされた発明を実施例に基づき具体的に説明し
たが，本発明は上記実施例に限定されるものではなく、
その要旨を逸脱しない範囲で種々変更可能であることは
いうまでもない． 例えば、上記抵抗素子６は、個々の入力回路３−１〜３
−ｎの入力側にそれぞれに挿入してもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である論理回路装置とくに
ゲートアレイに適用した場合について説明したが，それ
に限定されるものではなく，例えばアナログ／デジタル
混在型の半導体集積回路装置にも適用できる． ［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
． すなわち，回路装置全体の動作を遅くすることなく，む
しろ向上させつつ、回路装置内で生じる微妙なタイミン
グずれを適切に補正して安定な動作を得られるようにす
ることができるという効果が得られる．

【図面の簡単な説明】

第１図は本発明の一実施例による半導体集積回路装置の
要部を示す回路図， 第２図は同回路装置の動作を示すための波形図、第３図
は本発明の回路装置の一部における詳細な回路例を示す
図、 第４ｗＪは本発明に先立って検討された半導体集積回路
装置の要部を示す回路図、 第５図は第４図に示した回路装置の問題を解決するため
に本発明者らによって検討された回路図である． １・・・・出力回路、２・・・・分岐配線、３−１〜３
−ｎ・・・・入力回路，４・・・・別の入力回路，６・
・・・タイミング調整手段をなす抵抗素子．第 １ 図 第 ２ 図 珪開 第 ３ 図 ３−ｎ

Claims (1)

1. 【特許請求の範囲】 １、同一回路の出力信号を複数の回路の入力に分配する
   ための分岐配線と、各回路の入力に分配される信号に所
   定の時間差を与えるためのタイミング調整手段とを形成
   するとともに、このタイミング調整手段を上記分岐配線
   の途中に抵抗素子を直列に挿入することによって形成し
   たことを特徴とする半導体集積回路装置。 ２、複数のファンアウトをもつ論理回路の出力信号を複
   数の論理回路の入力に分配するための分岐配線と、各論
   理回路の入力に分配される論理信号に所定の時間差を与
   えるためのタイミング調整手段とを形成するとともに、
   このタイミング調整手段を上記分岐配線の途中に抵抗素
   子を直列に挿入することによって形成したことを特徴と
   する半導体集積回路装置。 ３、多数の基本セルによって所定の回路機能が形成され
   る半導体集積回路装置にあって、上記タイミング調整手
   段をなす抵抗素子を上記基本セル内に形成したことを特
   徴とする特許請求の範囲第２項記載の半導体集積回路装
   置。