JPH01318319A - 論理ゲート - Google Patents
論理ゲートInfo
- Publication number
- JPH01318319A JPH01318319A JP1106084A JP10608489A JPH01318319A JP H01318319 A JPH01318319 A JP H01318319A JP 1106084 A JP1106084 A JP 1106084A JP 10608489 A JP10608489 A JP 10608489A JP H01318319 A JPH01318319 A JP H01318319A
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- JP
- Japan
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- pair
- transistor
- transistors
- emitter
- collector
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Links
- 230000000295 complement effect Effects 0.000 abstract description 9
- 230000009977 dual effect Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000001934 delay Effects 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
- H03K19/0866—Stacked emitter coupled logic
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は論理ゲートに関し、ざらに詳細には、電流モー
ドまたは差動の論理ゲートに関する。
ドまたは差動の論理ゲートに関する。
（従来の技術および発明が解決しようとする課題）電流
モード論理（ｃｕｒｒｅｎｔ ｍｏｄｅ ｌｏｇｉｃ、
以下ｒＣＭＬＪという。）ゲートは業界では周知である
。この種のゲートでは、［テールＪ （ｔａｉｌ）電流
が差動回路の径路間で切換えられ、ゲートに印加された
特定の符号化論理入力信号に応答して相補出力信号を発
生する。従来技術の電流モード論理ゲートはより低い切
換速度で典型的に動作するか、多くは、全部ではないが
、整合比り信号の立上り／立下り時間および入力負荷効
果が重要になる高速回路の用途で問題を生ずる。
モード論理（ｃｕｒｒｅｎｔ ｍｏｄｅ ｌｏｇｉｃ、
以下ｒＣＭＬＪという。）ゲートは業界では周知である
。この種のゲートでは、［テールＪ （ｔａｉｌ）電流
が差動回路の径路間で切換えられ、ゲートに印加された
特定の符号化論理入力信号に応答して相補出力信号を発
生する。従来技術の電流モード論理ゲートはより低い切
換速度で典型的に動作するか、多くは、全部ではないが
、整合比り信号の立上り／立下り時間および入力負荷効
果が重要になる高速回路の用途で問題を生ずる。
たとえば、従来の普通のＣＭＬゲートの一つはテール電
流を各種論理機能用負荷抵抗に導くのに「倍率器Ｊ （
ｍｕｌｉｐｌｉｅｒ）法を利用している。この方法では
、二つの負荷抵抗器が異なる数のトランジスタのコレク
タに接続される。典型的には、三つの入力ゲートに対し
て、一つの負荷抵抗器が七つのコレクタに接続され、伯
は一つのコレクタだけに接続される。したがって、第１
の出力の容量性負荷は他の出力より大きいので、出力は
論理入力信号に応じて他よりも低い速さで切換わる。こ
の負荷対コレクタ接続比は論理ゲート（ＡＮＤ、ＯＲな
ど）が異なれば変化し、伝播遅れがゲート依存性になる
。ざらに、この種のゲートの他の短所は論理入力信号か
同数でないトランジスタで負荷され、符号に従属する応
答遅れを生じさせるということである。幾つかの信号を
並列に処理するシステムでは、立上り／立下り時間遅れ
の不一致とその論理関数および符号への依存性により異
なる信号間に好ましくないタイミング差を生じさせる。
流を各種論理機能用負荷抵抗に導くのに「倍率器Ｊ （
ｍｕｌｉｐｌｉｅｒ）法を利用している。この方法では
、二つの負荷抵抗器が異なる数のトランジスタのコレク
タに接続される。典型的には、三つの入力ゲートに対し
て、一つの負荷抵抗器が七つのコレクタに接続され、伯
は一つのコレクタだけに接続される。したがって、第１
の出力の容量性負荷は他の出力より大きいので、出力は
論理入力信号に応じて他よりも低い速さで切換わる。こ
の負荷対コレクタ接続比は論理ゲート（ＡＮＤ、ＯＲな
ど）が異なれば変化し、伝播遅れがゲート依存性になる
。ざらに、この種のゲートの他の短所は論理入力信号か
同数でないトランジスタで負荷され、符号に従属する応
答遅れを生じさせるということである。幾つかの信号を
並列に処理するシステムでは、立上り／立下り時間遅れ
の不一致とその論理関数および符号への依存性により異
なる信号間に好ましくないタイミング差を生じさせる。
したかって、切換ねったテール電流の径路が整合してお
り、出力の容量性負荷を減少させ、かつゲートの出力に
整合した立上り／立下りゲート遅れを出力し、これによ
り伝播遅れを機能および符号の双方に依存しない高速Ｃ
ＭＬゲートが必要とされる。
り、出力の容量性負荷を減少させ、かつゲートの出力に
整合した立上り／立下りゲート遅れを出力し、これによ
り伝播遅れを機能および符号の双方に依存しない高速Ｃ
ＭＬゲートが必要とされる。
したがって、本発明の目的は改良された論理ゲートを提
供することである。
供することである。
本発明の他の目的は改良された電流モード論理のゲート
を提供することである。
を提供することである。
（課題を解決するための手段）
上述および他の目的に従って、以下に示す論理ゲートが
提供される。第１のトランジスタ対はそのエミッタか共
に接続され、そのそれぞれのベースに相補論理入力信号
を受ける。テール電流源は第１トランジスタ対のエミッ
タに接続されて所定の電流を吸込む。各々が一対のエミ
ッタ、ベース、およびコレクタを備えている第２トラン
ジスタ対を少なくとも１つ有し、そのベースは第２の相
補論理入力信号対を受けるようになっており、そのコレ
クタは論理ゲートのそれぞれの出力に接続されている。
提供される。第１のトランジスタ対はそのエミッタか共
に接続され、そのそれぞれのベースに相補論理入力信号
を受ける。テール電流源は第１トランジスタ対のエミッ
タに接続されて所定の電流を吸込む。各々が一対のエミ
ッタ、ベース、およびコレクタを備えている第２トラン
ジスタ対を少なくとも１つ有し、そのベースは第２の相
補論理入力信号対を受けるようになっており、そのコレ
クタは論理ゲートのそれぞれの出力に接続されている。
第２トランジスタ対の各々の第１］−ミッタ対は第１ト
ランジスタ対における第１トランジスタのコレクタに接
続されており、第２トランジスタ対における第１トラン
ジスタのエミッタ対のうちの第２エミッタは第１トラン
ジスタ対における第２トランジスタのコレクタに接続さ
れる。
ランジスタ対における第１トランジスタのコレクタに接
続されており、第２トランジスタ対における第１トラン
ジスタのエミッタ対のうちの第２エミッタは第１トラン
ジスタ対における第２トランジスタのコレクタに接続さ
れる。
第２トランジスタ対における第２トランジスタの第２エ
ミッタは開放されているか、またはそのベースに接続さ
れている。
ミッタは開放されているか、またはそのベースに接続さ
れている。
本発明の特徴の一つは第２トランジスタ対のエミッタ対
から第１トランジスタ対のコレクタへの接続の異なる組
合せから、異なる論理機能ゲートが生ずるということで
ある。
から第１トランジスタ対のコレクタへの接続の異なる組
合せから、異なる論理機能ゲートが生ずるということで
ある。
（実施例）
図面には、本発明に係るＣＭＬゲート１ｏが図示されて
いる。グー１〜１ｏは集積回路（ＩＣ）として製造する
のに適していることが理解される。
いる。グー１〜１ｏは集積回路（ＩＣ）として製造する
のに適していることが理解される。
第１トランジスタ対１２．１４は相補論理入力信＠Ａお
よびＡが印加される入力１６．１８にそれぞれ接続され
るベースを備えるが、二つのトランジスタのエミッタは
トランジスタ２０のコレクタに相互に接続される。トラ
ンジスタ２ｏのエミッタは電流源２２を経て、負電位ま
たは基準電位ＶＥＥが供給される端子２４に接続される
。トランジスタ２０のベースはバイアス制御信号を受け
る端子２６に接続される。トランジスタ２ｏおよび電流
源２２はくたとえば、抵抗またはダイオードによって実
現してもよい）テール電流■１を供給する電流供給手段
として動作する。
よびＡが印加される入力１６．１８にそれぞれ接続され
るベースを備えるが、二つのトランジスタのエミッタは
トランジスタ２０のコレクタに相互に接続される。トラ
ンジスタ２ｏのエミッタは電流源２２を経て、負電位ま
たは基準電位ＶＥＥが供給される端子２４に接続される
。トランジスタ２０のベースはバイアス制御信号を受け
る端子２６に接続される。トランジスタ２ｏおよび電流
源２２はくたとえば、抵抗またはダイオードによって実
現してもよい）テール電流■１を供給する電流供給手段
として動作する。
一般に、ＣＭＬゲート１０はＶＣＣとトランジスタ１２
．１４のコレクタとの間に接続された複数の二重エミッ
タ・トランジスタ対から成るが、入力論理信号対を論理
的に組合せるにはこのようなトランジスタ対が一つだけ
あればよい。したがって後述するように、ＣＭＬゲート
１０は二重エミッタ・トランジスタ対の二重エミッタの
接続に応じて複数の論理入力信号を異なる論理機能に論
理的に組合せる。例として、ＣＭＬゲート１０は論理積
の機能を行う接続が示されており、論理「１」を出力５
０に導出するには論理入力信号Ａ、Ｂ、およびＣのすべ
てが論理「１」でなければならない。この構成で、トラ
ンジスタ対２８．３０の第１のエミッタはトランジスタ
１２のコレクタに接続され、トランジスタ３０の第２の
エミッタはトランジスタ１４のコレクタに接続される。
．１４のコレクタとの間に接続された複数の二重エミッ
タ・トランジスタ対から成るが、入力論理信号対を論理
的に組合せるにはこのようなトランジスタ対が一つだけ
あればよい。したがって後述するように、ＣＭＬゲート
１０は二重エミッタ・トランジスタ対の二重エミッタの
接続に応じて複数の論理入力信号を異なる論理機能に論
理的に組合せる。例として、ＣＭＬゲート１０は論理積
の機能を行う接続が示されており、論理「１」を出力５
０に導出するには論理入力信号Ａ、Ｂ、およびＣのすべ
てが論理「１」でなければならない。この構成で、トラ
ンジスタ対２８．３０の第１のエミッタはトランジスタ
１２のコレクタに接続され、トランジスタ３０の第２の
エミッタはトランジスタ１４のコレクタに接続される。
トランジスタ２８の第２のエミッタはそのベースに接続
されるように示されているが、エミッタを開回路とする
こともでき、かつ回路動作に影響を与えないことが理解
されるであろう。トランジスタ２８．３０のベースは入
力３２．３４に供給される第２の相補論理入力信号（Ｂ
、Ｂ）を受信する。同様に、二重エミッタ・トランジス
タ３６．３８の第コのエミッタはトランジスタ２Ｂのコ
レクタに接続され、トランジスタ３８の第２のエミッタ
はトランジスタ３０のコレクタに接続される。そして、
トランジスタ３６の第２のエミッタは開回路かあるいは
そのベースに接続される。第３の相補論理入力信号（Ｃ
，Ｃ）はトランジスタ３６．３８のベースに入力４０．
４２を通して供給される。トランジスタ３６．３８のコ
レクタは一対の抵抗器により実現できる各一対の電流源
４４．４６を経て端子４８に接続される。相補論理出力
信号はそれぞれトランジスタ３６．３８のコレクタに接
続される出力５０．５２から導出される。トランジスタ
２８．３６の第２のエミッタをトランジスタ１４．３０
のコレクタにそれぞれ接続し、一方トランジスタ３０．
３８の第２のエミッタを開回路にすることにより、ＣＭ
Ｌゲート１０を論理和ゲートとして動作させることか理
解される。
されるように示されているが、エミッタを開回路とする
こともでき、かつ回路動作に影響を与えないことが理解
されるであろう。トランジスタ２８．３０のベースは入
力３２．３４に供給される第２の相補論理入力信号（Ｂ
、Ｂ）を受信する。同様に、二重エミッタ・トランジス
タ３６．３８の第コのエミッタはトランジスタ２Ｂのコ
レクタに接続され、トランジスタ３８の第２のエミッタ
はトランジスタ３０のコレクタに接続される。そして、
トランジスタ３６の第２のエミッタは開回路かあるいは
そのベースに接続される。第３の相補論理入力信号（Ｃ
，Ｃ）はトランジスタ３６．３８のベースに入力４０．
４２を通して供給される。トランジスタ３６．３８のコ
レクタは一対の抵抗器により実現できる各一対の電流源
４４．４６を経て端子４８に接続される。相補論理出力
信号はそれぞれトランジスタ３６．３８のコレクタに接
続される出力５０．５２から導出される。トランジスタ
２８．３６の第２のエミッタをトランジスタ１４．３０
のコレクタにそれぞれ接続し、一方トランジスタ３０．
３８の第２のエミッタを開回路にすることにより、ＣＭ
Ｌゲート１０を論理和ゲートとして動作させることか理
解される。
動作にあたり、六入力および六入力がそれぞれ論理ｒＯ
Ｊおよび論理「１」であれば、出力５０．５２における
出力信号は信号Ｂおよび信号Ｃの論理符号にかかわらず
論理「Ｏ」および「１」になる。これはトランジスタ１
４が導通すると、■■かトランジスタ３０，３８のコレ
クタ・エミッタ導電路を通して流れるからである。しか
し、論理入力Ａが「高」であれば（論理［１ゴ）、■１
はトランジスタ１２を通して切換えられるかあるいは方
向が定められ、入力ＢおよびＣにより、トランジスタ２
８．３０．またはトランジスタ３６．３８の一方または
他方を通して流れる。たとえば、ＢおよびＣが「高」で
あれば、■■はトランジスタ２８．３６を通して方向法
めされる。したがって、出力５０に現われる論理出力信
号ＯＵＴは論理「１」の状態にあるが、出力５２に現わ
れる出力論理信号ＯＵＴは論理「Ｏ」になる。他のどん
な論理入力符号に対しても、ＯＵＴは論理「Ｏ」になる
。したがって、ＣＭＬゲート１０は第１表の真理値表に
したがって、三つの入力論理符号をＡＮＤ論理機能によ
り論理的に組合せる。
Ｊおよび論理「１」であれば、出力５０．５２における
出力信号は信号Ｂおよび信号Ｃの論理符号にかかわらず
論理「Ｏ」および「１」になる。これはトランジスタ１
４が導通すると、■■かトランジスタ３０，３８のコレ
クタ・エミッタ導電路を通して流れるからである。しか
し、論理入力Ａが「高」であれば（論理［１ゴ）、■１
はトランジスタ１２を通して切換えられるかあるいは方
向が定められ、入力ＢおよびＣにより、トランジスタ２
８．３０．またはトランジスタ３６．３８の一方または
他方を通して流れる。たとえば、ＢおよびＣが「高」で
あれば、■■はトランジスタ２８．３６を通して方向法
めされる。したがって、出力５０に現われる論理出力信
号ＯＵＴは論理「１」の状態にあるが、出力５２に現わ
れる出力論理信号ＯＵＴは論理「Ｏ」になる。他のどん
な論理入力符号に対しても、ＯＵＴは論理「Ｏ」になる
。したがって、ＣＭＬゲート１０は第１表の真理値表に
したがって、三つの入力論理符号をＡＮＤ論理機能によ
り論理的に組合せる。
第１表
また、トランジスタ２８．３０およびトランジスタ３６
．３８の第２のエミッタの接続を交換することにより、
ＣＭＬゲート１０の論理機能をＡＮＤ論理ゲートからＯ
Ｒ論理ゲートに変えることができる。
．３８の第２のエミッタの接続を交換することにより、
ＣＭＬゲート１０の論理機能をＡＮＤ論理ゲートからＯ
Ｒ論理ゲートに変えることができる。
（発明の効果〉
上述したように、本発明は予゛め定める論理機能を行う
ために、ゲートの出力に接続されたコレ９タ数が減るこ
とにより出力の容量性負荷が減少した新規なＣＭＬゲー
トである。さらに、テール電流が出力まで流れる径路は
入力信号または論理ゲートの形式に関係なく同じで、し
かも入力の負荷は同量である。したがって、ＣＭＬゲー
トの動作速度が向上し、出力信号の立上り／立下り時間
か減少して等しくなる。
ために、ゲートの出力に接続されたコレ９タ数が減るこ
とにより出力の容量性負荷が減少した新規なＣＭＬゲー
トである。さらに、テール電流が出力まで流れる径路は
入力信号または論理ゲートの形式に関係なく同じで、し
かも入力の負荷は同量である。したがって、ＣＭＬゲー
トの動作速度が向上し、出力信号の立上り／立下り時間
か減少して等しくなる。
図面は本発明の一実施例であるＣＭＬゲートを示す回路
図である。 １２．１４；２８．３０；３６．３８ ・・・・・・トランジスタ対、 ２２．４４．４６・・・・・・電流源。
図である。 １２．１４；２８．３０；３６．３８ ・・・・・・トランジスタ対、 ２２．４４．４６・・・・・・電流源。
Claims (1)
- 【特許請求の範囲】 １、各々がベース、コレクタ、および少くとも一つのエ
ミッタを備え、該エミッタが互いに接続される第１トラ
ンジスタ対と、 前記第１トランジスタ対の前記ベースをそれぞれ回路の
第１および第２入力に接続する手段と、各々がベース、
コレクタ、第１および第２エミッタを備えている第２ト
ランジスタ対であって、前記第１エミッタは共に前記第
１トランジスタ対における第１トランジスタの前記コレ
クタに接続され、前記第２トランジスタ対における第１
トランジスタの前記第２エミッタは前記第１トランジス
タ対の第２トランジスタの前記コレクタに接続され、前
記第２トランジスタ対における第２トランジスタの前記
第２エミッタは開回路またはそのトランジスタの前記ベ
ースに接続される少くとも一つの第２トランジスタ対と
、 前記第２トランジスタ対の前記ベースをそれぞれ回路の
第３および第４入力に接続する手段と、前記第２トラン
ジスタ対の前記コレクタをそれぞれ回路の第１および第
２出力に接続する手段と、電流を導くために、前記第１
トランジスタ対の前記エミッタに接続された電流供給手
段と、から構成されることを特徴とする回路。 ２、前記第２トランジスタ対の前記コレクタを前記第１
および前記第２出力に接続する前記手段は、 各々がベース、コレクタ、ならびに第１および第２エミ
ッタを備える第３トランジスタ対であつて、前記第１エ
ミッタが共に前記第２トランジスタ対における第１トラ
ンジスタの前記コレクタに接続され、前記第３トランジ
スタ対の一方のトランジスタの前記第２エミッタが前記
第２トランジスタ対における第２トランジスタの前記コ
レクタに接続され、前記第３トランジスタ対の他方のト
ランジスタの前記第２エミッタが開回路またはそのベー
スに接続される第３トランジスタ対と、前記第３トラン
ジスタ対の前記ベースをそれぞれ回路の第５および第６
入力に接続する手段と、前記第３トランジスタ対の前記
コレクタをそれぞれ回路の第１および第２出力に接続す
る手段と、から構成されることを特徴とする請求項１記
載の回路。 ３、各々がベース、コレクタ、および少くとも一つのエ
ミッタを備え、該エミッタが共に接続される第１トラン
ジスタ対と、 前記第１トランジスタ対の前記ベースをそれぞれゲート
の第１および第２入力に接続する手段と、各々がベース
、コレクタ、第１および第２エミッタを備えている第２
トランジスタ対であって、前記第１エミッタは前記第１
トランジスタ対における第１トランジスタの前記コレク
タに接続され、前記第２トランジスタ対における第１ト
ランジスタの前記第２エミッタは前記第１トランジスタ
対における第２トランジスタの前記コレクタに接続され
、前記第２トランジスタ対における第２トランジスタの
前記第２エミッタは開回路またはそのベースに接続され
、前記第２トランジスタ対における前記第１トランジス
タの前記コレクタはゲートの第１出力に接続され、前記
第２トランジスタの前記コレクタはゲートの第２出力に
接続される第２トランジスタ対と、 前記第２トランジスタ対の前記ベースをゲートの第３お
よび第４入力に接続する手段と、前記第１トランジスタ
対の前記エミッタに接続される電流源と、 から構成されることを特徴とする集積化された電流モー
ド論理のゲート。 ４、前記第２トランジスタ対の前記コレクタを前記第１
および第２出力に接続する前記手段は、各々がベース、
コレクタ、第１および第２エミッタを備える第３トラン
ジスタ対であって、前記第１エミッタが前記第２トラン
ジスタ対における前記第２トランジスタの前記コレクタ
に接続され、前記第３トランジスタ対における第１トラ
ンジスタの前記第２エミッタが前記第２トランジスタ対
における前記第１トランジスタの前記コレクタに接続さ
れ、前記第３トランジスタ対における第２トランジスタ
の前記第２エミッタが開回路またはその前記ベースに接
続され、前記第１あよび第２トランジスタの前記コレク
タがそれぞれ前記第１および第２出力に接続される第３
トランジスタ対と、 前記第３トランジスタ対の前記ベースをそれぞれゲート
の第５および第６入力に接続する手段と、から構成され
ることを特徴とする請求項３記載のゲート。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/188,941 US4868423A (en) | 1988-05-02 | 1988-05-02 | Current mode logic gate |
| US188,941 | 1988-05-02 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01318319A true JPH01318319A (ja) | 1989-12-22 |
Family
ID=22695207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1106084A Pending JPH01318319A (ja) | 1988-05-02 | 1989-04-27 | 論理ゲート |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4868423A (ja) |
| EP (1) | EP0340715A1 (ja) |
| JP (1) | JPH01318319A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5008570A (en) * | 1990-03-30 | 1991-04-16 | The United States Of America As Represented By The Secretary Of The Air Force | Schmitt-triggered TTL to CML input buffer apparatus |
| US5097144A (en) * | 1990-04-30 | 1992-03-17 | International Business Machines Corporation | Driver circuit for testing bi-directional transceiver semiconductor products |
| JPH07288464A (ja) * | 1994-04-18 | 1995-10-31 | Toshiba Corp | 半導体集積回路装置 |
| JP3519143B2 (ja) * | 1994-11-17 | 2004-04-12 | 三菱電機株式会社 | 電流型インバータ回路、電流型論理回路、電流型ラッチ回路、半導体集積回路、電流型リング発振器、電圧制御発振器及びｐｌｌ回路 |
| US6215330B1 (en) | 1999-06-11 | 2001-04-10 | Trw Inc. | Differential diode transistor logic (DDTL) circuit enhancements |
| US6731488B2 (en) * | 2002-04-01 | 2004-05-04 | International Business Machines Corporation | Dual emitter transistor with ESD protection |
| US7355451B2 (en) | 2004-07-23 | 2008-04-08 | Agere Systems Inc. | Common-mode shifting circuit for CML buffers |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1762119A1 (de) * | 1968-04-11 | 1970-04-09 | Telefunken Patent | Schaltungsanordnung zur Durchfuehrung logischer Operationen |
| US3629609A (en) * | 1970-02-20 | 1971-12-21 | Bell Telephone Labor Inc | Ttl input array with bypass diode |
| US4585957A (en) * | 1983-04-25 | 1986-04-29 | Motorola Inc. | Diode load emitter coupled logic circuits |
| ATE49833T1 (de) * | 1984-09-24 | 1990-02-15 | Siemens Ag | Und-gatter fuer ecl-schaltungen. |
-
1988
- 1988-05-02 US US07/188,941 patent/US4868423A/en not_active Expired - Fee Related
-
1989
- 1989-04-27 JP JP1106084A patent/JPH01318319A/ja active Pending
- 1989-05-02 EP EP89107919A patent/EP0340715A1/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0340715A1 (en) | 1989-11-08 |
| US4868423A (en) | 1989-09-19 |
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