JPH0354427Y2 - - Google Patents
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- JPH0354427Y2 JPH0354427Y2 JP1987141867U JP14186787U JPH0354427Y2 JP H0354427 Y2 JPH0354427 Y2 JP H0354427Y2 JP 1987141867 U JP1987141867 U JP 1987141867U JP 14186787 U JP14186787 U JP 14186787U JP H0354427 Y2 JPH0354427 Y2 JP H0354427Y2
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- JP
- Japan
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- transistor
- current
- base
- transistors
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- 230000003321 amplification Effects 0.000 description 6
- 238000003199 nucleic acid amplification method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
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Description
【考案の詳細な説明】
本考案は差動増幅回路に係り、特に差動増幅器
の能動負荷としてカレントミラー回路を有し、カ
レントミラー回路を構成する第１，第２のNPN
トランジスタにベース電流を供給する第３の
NPNトランジスタを有し、前記第３のNPNトラ
ンジスタのエミツタ負荷としてピンチ抵抗を有
し、前記差動増幅器に出力に第２のピンチ抵抗を
負荷として持つエミツタフオロワトランジスタの
ベースを接続した差動増幅回路に関するものであ
る。
の能動負荷としてカレントミラー回路を有し、カ
レントミラー回路を構成する第１，第２のNPN
トランジスタにベース電流を供給する第３の
NPNトランジスタを有し、前記第３のNPNトラ
ンジスタのエミツタ負荷としてピンチ抵抗を有
し、前記差動増幅器に出力に第２のピンチ抵抗を
負荷として持つエミツタフオロワトランジスタの
ベースを接続した差動増幅回路に関するものであ
る。
第１図は従来用いられている差動増幅回路の例
である。従来この種の回路ではトランジスタQ7
のベース電流i7とトランジスタQ8のベース電流i4
を等しくするため抵抗R1，R2の値は等しく設定
されていた。すなわち、トランジスタQ7のベー
ス電流i7とトランジスタQ8のベース電流i4の差電
流は、入力オフセツト電圧に影響を与えるので、
i7とi4は等しくする事が望ましい。ところが、i7
とi4はそれぞれ抵抗R1，R2の抵抗値とトランジス
タQ5，Q6のベース電流i6、トランジスタQ9のベ
ース電流i1とに依存している為、従来のようにR1
＝R2と設定した場合、たとえばi1＞i6の場合には
i4とi7に差が生じ、それが入力オフセツト電圧に
影響を与えていた。以下にその様子を具体的に示
す。第１図の回路例において定電流源I1の電流値
は通常数100μA程度と大きく、トランジスタQ8
のエミツタ電流i3を考える際にトランジスタQ9の
ベース電流i1を無視する事はできない。それでi3
はピンチ抵抗R2を流れる電流i2とi1の和として表
わされる。ピンチ抵抗の抵抗値とNPNトランジ
スタの電流増幅率は比例するから、NPNトラン
ジスタの電流増幅率とピンチ抵抗R2の抵抗値を、
それぞれ設計中心値をβ0，γ0、製造工程でのばつ
きにより生じる実際の値をβ，γとすると、次の
(1)式が成立する。
である。従来この種の回路ではトランジスタQ7
のベース電流i7とトランジスタQ8のベース電流i4
を等しくするため抵抗R1，R2の値は等しく設定
されていた。すなわち、トランジスタQ7のベー
ス電流i7とトランジスタQ8のベース電流i4の差電
流は、入力オフセツト電圧に影響を与えるので、
i7とi4は等しくする事が望ましい。ところが、i7
とi4はそれぞれ抵抗R1，R2の抵抗値とトランジス
タQ5，Q6のベース電流i6、トランジスタQ9のベ
ース電流i1とに依存している為、従来のようにR1
＝R2と設定した場合、たとえばi1＞i6の場合には
i4とi7に差が生じ、それが入力オフセツト電圧に
影響を与えていた。以下にその様子を具体的に示
す。第１図の回路例において定電流源I1の電流値
は通常数100μA程度と大きく、トランジスタQ8
のエミツタ電流i3を考える際にトランジスタQ9の
ベース電流i1を無視する事はできない。それでi3
はピンチ抵抗R2を流れる電流i2とi1の和として表
わされる。ピンチ抵抗の抵抗値とNPNトランジ
スタの電流増幅率は比例するから、NPNトラン
ジスタの電流増幅率とピンチ抵抗R2の抵抗値を、
それぞれ設計中心値をβ0，γ0、製造工程でのばつ
きにより生じる実際の値をβ，γとすると、次の
(1)式が成立する。
γ＝γ0β／β0 ……(1)
またトランジスタQ8のベース電流i4はi3／（β
＋１）であるが、βは通常100〜400と大きいので
i4＝i3／βと考えると、i4は次の(2)式のようにな
る。
＋１）であるが、βは通常100〜400と大きいので
i4＝i3／βと考えると、i4は次の(2)式のようにな
る。
i4＝１／β｛I1／β＋I1γ5＋VT o（I1／Is／γ……(2
) 但し、γ5は抵抗R5の抵抗値、I1は定電流源I1の
電流値、IsはNPNトランジスタの逆方向飽和電
流、V〓はV〓＝kT／ｑであり、ｋはボルツマン定
数、Ｔは絶対温度、ｑは電子の電荷で、Ｔ＝
300°kの時V〓＝26mVである。次にトランジスタ
Q7のベース電流i7を考える。定電流源I2の電流値
は通常20μA程度であり、I1と較べて十分小さい
ので、トランジスタQ7のエミツタ電流を考える
際に、トランジスタQ5，Q6のベース電流i6の和は
無視する事ができる。従つてQ7のエミツタ電流
はピンチ抵抗R1を流れる電流i5によつて決まる。
i7はi5／（β＋１）であるが、Q7はNPNトランジ
スタであり、βは通常100〜400と十分大きいので
i7＝i5／βとする。ピンチ抵抗R1の抵抗値はR2の
抵抗値と等しいのでR2と同様(1)式で表わされる。
ここで、トランジスタQ3，Q4はコレクタ面積が
等しいマルチコレクタ構成となつているので、ト
ランジスタQ5，Q6を流れる電流はI2／４に設定
されている。i7を求めると次の(3)式のようにな
る。
) 但し、γ5は抵抗R5の抵抗値、I1は定電流源I1の
電流値、IsはNPNトランジスタの逆方向飽和電
流、V〓はV〓＝kT／ｑであり、ｋはボルツマン定
数、Ｔは絶対温度、ｑは電子の電荷で、Ｔ＝
300°kの時V〓＝26mVである。次にトランジスタ
Q7のベース電流i7を考える。定電流源I2の電流値
は通常20μA程度であり、I1と較べて十分小さい
ので、トランジスタQ7のエミツタ電流を考える
際に、トランジスタQ5，Q6のベース電流i6の和は
無視する事ができる。従つてQ7のエミツタ電流
はピンチ抵抗R1を流れる電流i5によつて決まる。
i7はi5／（β＋１）であるが、Q7はNPNトランジ
スタであり、βは通常100〜400と十分大きいので
i7＝i5／βとする。ピンチ抵抗R1の抵抗値はR2の
抵抗値と等しいのでR2と同様(1)式で表わされる。
ここで、トランジスタQ3，Q4はコレクタ面積が
等しいマルチコレクタ構成となつているので、ト
ランジスタQ5，Q6を流れる電流はI2／４に設定
されている。i7を求めると次の(3)式のようにな
る。
i7＝１／βγ4I2／４＋VT o（I2／4Is／ｒ ……(3)
但し、抵抗R3とR4の抵抗値は通常等しく設定
されているのでR3又はR4の抵抗値をγ4、定電流
源I2の電流値をI2とする。電流i4とi7の差Δi＝i4−
i7が入力オフセツト電圧に与える変動ΔV10は次
の(4)式で求める事ができる。
されているのでR3又はR4の抵抗値をγ4、定電流
源I2の電流値をI2とする。電流i4とi7の差Δi＝i4−
i7が入力オフセツト電圧に与える変動ΔV10は次
の(4)式で求める事ができる。
ΔV10＝2VT o（4Δi／I2＋１） ……(4)
さて、第１図の回路においてI1＝320μA、I2＝
20μA、r4＝1.6kΩ、r5＝50Ω、Vt＝26mV、Is＝
10-15Ａ、β0＝200、r0＝50KΩの回路例を考える。
各定数を(1)，(2)，(3)，(4)式に代入して、βの変動
に対するΔV10を計算したグラフを第２図のＡに
示す。第２図のＡよりわかる様に、特にβの小さ
い領域において、電流Δiが入力オフセツト電圧
ΔV10に重大な影響を与えている。
20μA、r4＝1.6kΩ、r5＝50Ω、Vt＝26mV、Is＝
10-15Ａ、β0＝200、r0＝50KΩの回路例を考える。
各定数を(1)，(2)，(3)，(4)式に代入して、βの変動
に対するΔV10を計算したグラフを第２図のＡに
示す。第２図のＡよりわかる様に、特にβの小さ
い領域において、電流Δiが入力オフセツト電圧
ΔV10に重大な影響を与えている。
本考案は、このような従来回路の問題点を解決
する事を目的としたものである。
する事を目的としたものである。
本考案の特徴は差動増幅回路の能動負荷を構成
するカレントミラー回路に第１，第２のNPNト
ランジスタを有し、これら第１，第２のNPNを
トランジスタの共通ベースにエミツタを接続し、
この第１のNPNトランジスタのコレクタにベー
スを接続する第３のNPNトランジスタを有し、
この第３のNPNトランジスタのエミツタと接地
との間を接続する第１のピンチ抵抗を有し、カレ
ントミラー回路を構成する第２のNPNトランジ
スタのコレクタにベースを接続する第４のNPN
トランジスタを有し、この第４のNPNトランジ
スタのエミツタと接地との間を接続する第２のピ
ンチ抵抗を有し、その第４のNPNトランジスタ
のエミツタに負荷を構成する第５のNPNトラン
ジスタのベースを接続した活路において、それら
第３，第４のNPNトランジスタのベース電流を
等しく設定するように第１，第２のピンチ抵抗の
抵抗比を選んだ差動増幅回路にある。
するカレントミラー回路に第１，第２のNPNト
ランジスタを有し、これら第１，第２のNPNを
トランジスタの共通ベースにエミツタを接続し、
この第１のNPNトランジスタのコレクタにベー
スを接続する第３のNPNトランジスタを有し、
この第３のNPNトランジスタのエミツタと接地
との間を接続する第１のピンチ抵抗を有し、カレ
ントミラー回路を構成する第２のNPNトランジ
スタのコレクタにベースを接続する第４のNPN
トランジスタを有し、この第４のNPNトランジ
スタのエミツタと接地との間を接続する第２のピ
ンチ抵抗を有し、その第４のNPNトランジスタ
のエミツタに負荷を構成する第５のNPNトラン
ジスタのベースを接続した活路において、それら
第３，第４のNPNトランジスタのベース電流を
等しく設定するように第１，第２のピンチ抵抗の
抵抗比を選んだ差動増幅回路にある。
以下、図面を用いて本考案の実施例を詳細に説
明する。
明する。
第１図において従来回路では抵抗R1とR2の値
は等しく設定されていたが、これを抵抗R1の値
がR2のＫ倍であると考える。即ち抵抗R1の値が
Krであるとして(3)式を書き直すと次の(5)式の様
になる。
は等しく設定されていたが、これを抵抗R1の値
がR2のＫ倍であると考える。即ち抵抗R1の値が
Krであるとして(3)式を書き直すと次の(5)式の様
になる。
i7＝１／βr4I2／４＋VT o（I2／4Is）／Kr ……(5)
(4)式においてΔV10＝０とする為にはΔi＝０と
すれば良いので、(1)，(2)，(3)式を用いてΔi＝０、
即ちi4＝i7とおいてＫで解くと次の(6)式が成り立
つ。
すれば良いので、(1)，(2)，(3)式を用いてΔi＝０、
即ちi4＝i7とおいてＫで解くと次の(6)式が成り立
つ。
Ｋ＝
β0｛I2r4／４）＋VT o（I2／4Is）｝／I1r0＋β0｛I1
r5＋VT o（I1／Is）｝……(6) (6)式中で（I2γ4／４）およびI1γ5はそれぞれ抵
抗R4，R5の両端に生ずる電圧であり、ベース・
エミツタ間順方向電圧であるVT o（I2／4Is）や
VT o（I1／I5）に比して無視できる程小さい。こ
のため、（I2γ4／４）およびI1γ5を無視すると、(6)
式にはβは変数として含まれていないので、Ｋは
βの変動とは無関係な定数である。即ち(6)式を用
いて抵抗R1とR2の抵抗比を決定すれば、製造工
程でのばらつきにより生じるβの変動とは無関係
に入力オフセツト電圧の変動を無くす事ができ
る。I1＝320μA，I2＝20μA，r4＝1.6KΩ，r5＝
50Ω，VT＝26mV，Is＝10-15Ａ，β0＝200，r0＝
50KΩの場合についてＫを求めるとＫ＝0.76とな
る。即ちR2を50KΩ，R1＝37.5KΩと設計すれば
良い。この場合のβに対する入力オフセツト電圧
の変動を第２図のＢに示す。
r5＋VT o（I1／Is）｝……(6) (6)式中で（I2γ4／４）およびI1γ5はそれぞれ抵
抗R4，R5の両端に生ずる電圧であり、ベース・
エミツタ間順方向電圧であるVT o（I2／4Is）や
VT o（I1／I5）に比して無視できる程小さい。こ
のため、（I2γ4／４）およびI1γ5を無視すると、(6)
式にはβは変数として含まれていないので、Ｋは
βの変動とは無関係な定数である。即ち(6)式を用
いて抵抗R1とR2の抵抗比を決定すれば、製造工
程でのばらつきにより生じるβの変動とは無関係
に入力オフセツト電圧の変動を無くす事ができ
る。I1＝320μA，I2＝20μA，r4＝1.6KΩ，r5＝
50Ω，VT＝26mV，Is＝10-15Ａ，β0＝200，r0＝
50KΩの場合についてＫを求めるとＫ＝0.76とな
る。即ちR2を50KΩ，R1＝37.5KΩと設計すれば
良い。この場合のβに対する入力オフセツト電圧
の変動を第２図のＢに示す。
次に第２の回路例として第３図に示す回路を考
える事ができる。前記第１の例と同様にi4，i7
ΔV10を求めると次の(7)，(8)，(9)式の様になる。
える事ができる。前記第１の例と同様にi4，i7
ΔV10を求めると次の(7)，(8)，(9)式の様になる。
i4＝１／β｛I1／β＋I1r5＋VT o（I1／Is）／ｒ｝…
…(7) i7＝１／βr4I2／２＋VT o（I2／2Is）／Kr ……(8) ΔV10＝VT o（2Δi／I2＋１） ……(9) (7)，(8)式でi4＝i7とおき、(1)式を代入してＫで
解くと次の(10)式の様になる。
…(7) i7＝１／βr4I2／２＋VT o（I2／2Is）／Kr ……(8) ΔV10＝VT o（2Δi／I2＋１） ……(9) (7)，(8)式でi4＝i7とおき、(1)式を代入してＫで
解くと次の(10)式の様になる。
ここで、(6)式と同様に、（I2γ4／２）とI1γ5とは
VT o（I2／2Is），VT o（I1／Is）に比して無視で
きる。
VT o（I2／2Is），VT o（I1／Is）に比して無視で
きる。
Ｋ＝
β0｛（I2r4／２）＋VT o（I2／2Is）｝／I1r0＋β0｛
I1r5＋VT o（I1／Is）｝……(10) 又、第３の回路例として、入力段トランジスタ
にジヤンクシヨンFETなどの電界効果トランジ
スタを用いた場合を考える事ができる。その一例
を第４図に示す。
I1r5＋VT o（I1／Is）｝……(10) 又、第３の回路例として、入力段トランジスタ
にジヤンクシヨンFETなどの電界効果トランジ
スタを用いた場合を考える事ができる。その一例
を第４図に示す。
以上の様に、前記第１，第２の例で示した方法
を用いて抵抗R1とR2の比を決定する事により、
NPNトランジスタの電流増幅率とは無関係に、
差動増幅回路の入力オフセツト電圧の変動をなく
す事ができる。
を用いて抵抗R1とR2の比を決定する事により、
NPNトランジスタの電流増幅率とは無関係に、
差動増幅回路の入力オフセツト電圧の変動をなく
す事ができる。
本考案による技術は製造工程における工数の増
加や、素子増加によるチツプ面積の増大などのコ
ストアツプにつながる要因は無い。また集積回路
においては、その性質上抵抗値の絶対精度の維持
は困難であるが、同一チツプ内の抵抗の相対精度
は極めて良い精度が期待できる。従つて、本考案
による技術の実施は極めて容易である。
加や、素子増加によるチツプ面積の増大などのコ
ストアツプにつながる要因は無い。また集積回路
においては、その性質上抵抗値の絶対精度の維持
は困難であるが、同一チツプ内の抵抗の相対精度
は極めて良い精度が期待できる。従つて、本考案
による技術の実施は極めて容易である。
第１図は従来および本考案の実施例の差動増幅
回路を説明するための回路図、第３図，第４図は
本考案の他の実施例の回路図である。第２図は従
来技術と本考案による技術を用いた場合の入力オ
フセツト電圧とNPNトランジスタの電流増幅率
との関係を示す図である。 尚、図において、Q1，Q2……トランジスタ、
R1，R2……ピンチ抵抗、I1，I2……定電流源、i1，
i2……各部位を流れる電流、β……NPNトラン
ジスタの電流増幅率、ΔV10……入力オフセツト
電圧の変動分、Ａ……従来技術を用いた場合のオ
フセツト電圧、Ｂ……本考案の実施例によるオフ
セツト電圧、である。
回路を説明するための回路図、第３図，第４図は
本考案の他の実施例の回路図である。第２図は従
来技術と本考案による技術を用いた場合の入力オ
フセツト電圧とNPNトランジスタの電流増幅率
との関係を示す図である。 尚、図において、Q1，Q2……トランジスタ、
R1，R2……ピンチ抵抗、I1，I2……定電流源、i1，
i2……各部位を流れる電流、β……NPNトラン
ジスタの電流増幅率、ΔV10……入力オフセツト
電圧の変動分、Ａ……従来技術を用いた場合のオ
フセツト電圧、Ｂ……本考案の実施例によるオフ
セツト電圧、である。
Claims (1)
- 差動増幅回路の能動負荷を構成するカレントミ
ラー回路に第１，第２のトランジスタを有し、前
記第１，第２のトランジスタの共通ベースにエミ
ツタを接続し、前記第１のトランジスタのコレク
タにベースを接続する第３のトランジスタを有
し、前記第３のトランジスタのエミツタと接地と
の間を接続する第１のピンチ抵抗を有し、更に前
記カレントミラー回路を構成する第２のトランジ
スタのコレクタにベースを接続する第４のトラン
ジスタと接地との間を接続する第２のピンチ抵抗
と、前記第４のトランジスタのエミツタにベース
が接続された第５のトランジスタとを有し、前記
第１のピンチ抵抗と前記第２のピンチ抵抗との抵
抗比が前記第３および第４のトランジスタのベー
ス電流を等しく設定するように構成されているこ
とを特徴とする差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987141867U JPH0354427Y2 (ja) | 1987-09-17 | 1987-09-17 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987141867U JPH0354427Y2 (ja) | 1987-09-17 | 1987-09-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63136415U JPS63136415U (ja) | 1988-09-07 |
| JPH0354427Y2 true JPH0354427Y2 (ja) | 1991-12-02 |
Family
ID=31050057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987141867U Expired JPH0354427Y2 (ja) | 1987-09-17 | 1987-09-17 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0354427Y2 (ja) |
-
1987
- 1987-09-17 JP JP1987141867U patent/JPH0354427Y2/ja not_active Expired
Non-Patent Citations (2)
| Title |
|---|
| ANALYSIS AND DESIGN OF ANALOG INTEGRATED CIRCUITS=1977 * |
| IEEE JOURNAL OF SOLID-STATE CIRCUITS=1974 * |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63136415U (ja) | 1988-09-07 |
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