JPH0351308B2 - - Google Patents
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- Publication number
- JPH0351308B2 JPH0351308B2 JP60154465A JP15446585A JPH0351308B2 JP H0351308 B2 JPH0351308 B2 JP H0351308B2 JP 60154465 A JP60154465 A JP 60154465A JP 15446585 A JP15446585 A JP 15446585A JP H0351308 B2 JPH0351308 B2 JP H0351308B2
- Authority
- JP
- Japan
- Prior art keywords
- potential
- protection circuit
- source side
- present
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000000758 substrate Substances 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 6
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000003384 imaging method Methods 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はCCD固体撮像素子の如き半導体装置
の改良に関し、特にその保護回路を改良したもの
である。
の改良に関し、特にその保護回路を改良したもの
である。
例えば固体撮像素子はNMOS型のICとして構
成されるが、その入力FETのゲートの保護のた
めに第３〜５図に示す如き保護回路が設けられ
る。第３図はフイールドトランジスタを用いたも
の、第４図はフイールドトランジスタと抵抗とを
組合せたもの、第５図はパンチスルートランジス
タを用いたものである。これらの保護回路はいず
れもそのソース側を接地電位としていた。このよ
うな接続にしておく場合はデイジタル回路として
使用するには何の支障もないが、アナログ信号を
ダイナミツクに取扱うCCD固体撮像素子におい
ては以下のような不具合があつた。
成されるが、その入力FETのゲートの保護のた
めに第３〜５図に示す如き保護回路が設けられ
る。第３図はフイールドトランジスタを用いたも
の、第４図はフイールドトランジスタと抵抗とを
組合せたもの、第５図はパンチスルートランジス
タを用いたものである。これらの保護回路はいず
れもそのソース側を接地電位としていた。このよ
うな接続にしておく場合はデイジタル回路として
使用するには何の支障もないが、アナログ信号を
ダイナミツクに取扱うCCD固体撮像素子におい
ては以下のような不具合があつた。
第６図は保護回路部分の断面構造を略示してい
る。６１はｐ形のシリコン基板であつて６２，６
３はｎ形の拡散層である。これらの表面には
SiO2よりなるゲート絶縁膜６４が形成されてお
り、その上面の拡散層６２，６３間相当位置には
ゲート電極６５が形成されている。ソース側の端
子６６はシリコン基板６１と同電位としてある。
その他６７はドレイン側端子である。
る。６１はｐ形のシリコン基板であつて６２，６
３はｎ形の拡散層である。これらの表面には
SiO2よりなるゲート絶縁膜６４が形成されてお
り、その上面の拡散層６２，６３間相当位置には
ゲート電極６５が形成されている。ソース側の端
子６６はシリコン基板６１と同電位としてある。
その他６７はドレイン側端子である。
このような構成において端子６６に負電位（−
Ｖ）のノイズが乗ると拡散層６２の電位は敏感に
追従するが、その直下の基板電位は基板抵抗６８
の存在のために、ノイズの大きさＶが拡散層６２
とシリコン基板６１間の拡散電位（built−in
potential.0.5〜0.9V）を越えるとpn接合が順方向
にバイアスされ電子（−ｅ）がシリコン基板６１
に注入される。一般にｐ形基板中では電子を再結
合することなく100μｍ程度移動できるから、こ
れが固体撮像素子の撮像エリアに入ると画像の周
辺部が白つぽくなる。これはPMOSにおいても
同様であり正孔の移動による悪影響が現れる。
Ｖ）のノイズが乗ると拡散層６２の電位は敏感に
追従するが、その直下の基板電位は基板抵抗６８
の存在のために、ノイズの大きさＶが拡散層６２
とシリコン基板６１間の拡散電位（built−in
potential.0.5〜0.9V）を越えるとpn接合が順方向
にバイアスされ電子（−ｅ）がシリコン基板６１
に注入される。一般にｐ形基板中では電子を再結
合することなく100μｍ程度移動できるから、こ
れが固体撮像素子の撮像エリアに入ると画像の周
辺部が白つぽくなる。これはPMOSにおいても
同様であり正孔の移動による悪影響が現れる。
本発明にこのような従来技術の問題点を解決す
べくなされたものでありNMOSの場合はソース
側を正電位に、またPMOSの場合は負電位に固
定することによつて、この電位より絶対値の小さ
い負電位、又は正電位がソース側端子に加わつて
も、その部分のpn接合が順バイアスされること
がなうようにして、上記電子の注入等電荷の注入
による問題点をなくしたものである。
べくなされたものでありNMOSの場合はソース
側を正電位に、またPMOSの場合は負電位に固
定することによつて、この電位より絶対値の小さ
い負電位、又は正電位がソース側端子に加わつて
も、その部分のpn接合が順バイアスされること
がなうようにして、上記電子の注入等電荷の注入
による問題点をなくしたものである。
以下本発明をその実施例を示す図面に基いて詳
述する。
述する。
第１図は本発明の半導体装置の保護回路部の断
面構造図、第２図は半導体装置全体の平面図であ
る。
面構造図、第２図は半導体装置全体の平面図であ
る。
第１図においてｐ形のシリコン基板１にはｎ形
の拡散層２，３が形成されており、その表面に
SiO2のゲート絶縁膜４が形成され、更にその表
面にゲート電極５が形成されている。そしてシリ
コン基板１は接地電位としてあり拡散層２，３に
連なる端子６，７を夫々ソース側、ドレイン側の
各端子としている。保護回路としてソース側端子
２とゲート電極５とを短絡させる。
の拡散層２，３が形成されており、その表面に
SiO2のゲート絶縁膜４が形成され、更にその表
面にゲート電極５が形成されている。そしてシリ
コン基板１は接地電位としてあり拡散層２，３に
連なる端子６，７を夫々ソース側、ドレイン側の
各端子としている。保護回路としてソース側端子
２とゲート電極５とを短絡させる。
而して端子２は基板電位と異る正電位Vpに固
定する。この電位はpn接合の逆方向ブレークダ
ウン耐圧よりは低電圧である必要がある。
定する。この電位はpn接合の逆方向ブレークダ
ウン耐圧よりは低電圧である必要がある。
そうするとこの端子２に−Ｖのノイズが侵入し
てもＶ＜Vpである限りpn接合が順バイアスされ
ることがないので、電子の注入による前述の問題
が発生することがない。
てもＶ＜Vpである限りpn接合が順バイアスされ
ることがないので、電子の注入による前述の問題
が発生することがない。
第２図において２０は固体撮像素子のチツプを
示し、２１はその撮像エリアを表わしている。２
２は４つの保護回路３１，３２，３３，３４の共
通のソース側端子でありライン２３にて接続され
例えば5Vに固定されている。２４，２５，２６，
２７はクロツク信号用等の端子である。
示し、２１はその撮像エリアを表わしている。２
２は４つの保護回路３１，３２，３３，３４の共
通のソース側端子でありライン２３にて接続され
例えば5Vに固定されている。２４，２５，２６，
２７はクロツク信号用等の端子である。
以上のように端子２２を正電位に固定しておく
ことにより従来であれば図示のように生じた撮像
エリア２１への電荷の注入現象を抑制することが
できた。
ことにより従来であれば図示のように生じた撮像
エリア２１への電荷の注入現象を抑制することが
できた。
以上のように本発明によればノイズ侵入による
電子注入現象を抑制できて高品質のCCD固体撮
像素子を製造することが可能である。なお本発明
をPMOSに適用する場合はソース側を負電位に
固定する。そして本発明はダイナミツク素子にも
適用できる。
電子注入現象を抑制できて高品質のCCD固体撮
像素子を製造することが可能である。なお本発明
をPMOSに適用する場合はソース側を負電位に
固定する。そして本発明はダイナミツク素子にも
適用できる。
第１図は本発明に係る保護回路の断面構造図、
第２図は本発明の半導体装置の平面図、第３〜５
図は保護回路の回路図、第６図は従来の問題点を
説明する断面構造図である。 １……シリコン基板、２，３……拡散層、４…
…ゲート絶縁膜、５……ゲート電極。
第２図は本発明の半導体装置の平面図、第３〜５
図は保護回路の回路図、第６図は従来の問題点を
説明する断面構造図である。 １……シリコン基板、２，３……拡散層、４…
…ゲート絶縁膜、５……ゲート電極。
Claims (1)
- １ 保護回路を備えたCCD固体撮像素子となる
半導体装置において、この装置の半導体基板と上
記保護回路のソース側との間に電源電圧を超えな
い逆バイアス電圧を与えてなることを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60154465A JPS6215851A (ja) | 1985-07-12 | 1985-07-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60154465A JPS6215851A (ja) | 1985-07-12 | 1985-07-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6215851A JPS6215851A (ja) | 1987-01-24 |
| JPH0351308B2 true JPH0351308B2 (ja) | 1991-08-06 |
Family
ID=15584837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60154465A Granted JPS6215851A (ja) | 1985-07-12 | 1985-07-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6215851A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54134576A (en) * | 1978-04-10 | 1979-10-19 | Cho Lsi Gijutsu Kenkyu Kumiai | Semiconductor device |
| JPS54136278A (en) * | 1978-04-14 | 1979-10-23 | Nec Corp | Semiconductor device |
| JPS54140482A (en) * | 1978-04-21 | 1979-10-31 | Nec Corp | Semiconductor device |
| JPS5563871A (en) * | 1978-11-06 | 1980-05-14 | Nec Corp | Protector for field-effect transistor with insulated gate |
| JPS5638853A (en) * | 1979-09-07 | 1981-04-14 | Toshiba Corp | System for protecting input and output of semiconductor integrated circuit |
-
1985
- 1985-07-12 JP JP60154465A patent/JPS6215851A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54134576A (en) * | 1978-04-10 | 1979-10-19 | Cho Lsi Gijutsu Kenkyu Kumiai | Semiconductor device |
| JPS54136278A (en) * | 1978-04-14 | 1979-10-23 | Nec Corp | Semiconductor device |
| JPS54140482A (en) * | 1978-04-21 | 1979-10-31 | Nec Corp | Semiconductor device |
| JPS5563871A (en) * | 1978-11-06 | 1980-05-14 | Nec Corp | Protector for field-effect transistor with insulated gate |
| JPS5638853A (en) * | 1979-09-07 | 1981-04-14 | Toshiba Corp | System for protecting input and output of semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6215851A (ja) | 1987-01-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |