JPH0347742B2 - - Google Patents

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JPH0347742B2
JPH0347742B2 JP60254010A JP25401085A JPH0347742B2 JP H0347742 B2 JPH0347742 B2 JP H0347742B2 JP 60254010 A JP60254010 A JP 60254010A JP 25401085 A JP25401085 A JP 25401085A JP H0347742 B2 JPH0347742 B2 JP H0347742B2
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Description

【発明の詳細な説明】 〔概要〕 高周波入出力インピーダンスを減少するため、
パツケージリードのうち少なくとも一部の隣接す
る複数のパツケージリードのインナーリード部の
先端を一体化し、その先端部を１本のボンデイン
グワイヤで１個の入出力用パツドと接続するよう
にした高周波用半導体集積回路の半導体パツケー
ジ。
〔産業上の利用分野〕
本発明は半導体パツケージに係り、特に高周波
或いは高速動作用半導体装置に用いられる半導体
パツケージに関する。
高周波通信装置や、スーパコンピユータ、高速
コンピユータ等に用いられる高周波半導体集積回
路（IC）においては、信号の伝達効率の低下や、
応答速度の低下を防止するために、該高周波IC
と外部回路とのインピーダンスのマツチングが必
要であり、そのため入出力インピーダンスの小さ
い高周波ICが要望される。
〔従来の技術〕
高周波ICにおいて入出力インピーダンスを減
少する手段としては、一高周波入出力信号を複数
のパツケージリードに分配する方法が、容易で且
つ有効である。
従来高周波ICにおいて上記一高周波入出力信
号を複数のパツケージリードに分配する手段とし
て、以下に示すような２通りの方法が用いられて
いた。
即ち第１の方法は第３図ａに平面構造を模式的
に示すように、パツケージに搭載されたICチツ
プ５１の１個の入出力パツド５２と複数例えば２
本のパツケージリード５３ａ及び５３ｂのインナ
ーリード部５４ａ及び５４ｂとを、それぞれ１本
のボンデイングワイヤ５５ａ，５５ｂ即ち計２本
のボンデイングワイヤ接続する方法である。
また第２の方法は第３図ｂに平面構造を模式的
に示すように、ICチツプの１個の入出力パツド
５２と１本のパツケージリード５３ａのインナー
リード部５４ａとを第１のボンデイングワイヤ５
６ａで接続し、更に該インナーリード部５４ａと
隣接するパツケージリード５３ｂのインナーリー
ド部５４ｂとの間を第２のボンデイングワイヤ５
６ｂで接続する方法である。
〔発明が解決しようとする問題点〕
しかしながら、上記第１の従来方法において
は、該ICが高集積化され該ICのボンデイングパ
ツドの面積が微少化して来ているために、１個の
ボンデイングパツド上に複数本のボンデイングワ
イヤを接続することが困難であるという問題を生
じている。
また上記第２の従来方法においては、図のよう
に異なる方向にボンデイングワイヤを張らねばな
らないために、自動ワイヤボンデイングにおける
作業性が著しく悪くなり、量産性が阻害されると
いう問題がある。
〔問題点を解決するための手段〕
上記問題点は本願発明によりパツケージリード
のうち高周波入出力用のパツケージリードは隣接
する複数のパツケージリードのインナーリード部
の夫々の先端部がそれ自体で一体化された構成と
なつており、その先端部は１個の高周波入出力パ
ツドと１本のボンデイングワイヤで接続されるこ
とを特徴とする半導体パツケージによつて解決さ
れる。
〔作用〕
即ち本発明は半導体パツケージにおける一部の
隣接する複数のパツケージリードを、そのインナ
ーリードの先端部において、インナーリード自体
によつて一体に接続して、該複数のパツケージリ
ードを同電位とした半導体パツケージであり、上
記一体化されたインナーリード部と半導体チツプ
と一ボンデイングパツドとの間を、１本のボンデ
イングワイヤで接続するだけで入出力信号電流が
複数のパツケージリードに分散され入出力インピ
ーダンスの低減が図られる。
〔実施例〕
以下本発明を図示実施例により、具体的に説明
する。
第１図はフラツトパツケージにおける一実施例
のチツプ搭載後の状態を模式的に示す平面図ａ及
びＡ−Ａ矢視断面図ｂと封止後の状態を模式的に
示す側断面図ｃで、第２図はメタルシールパツケ
ージにおける一実施例を模式的に示す平面図ａ及
びＡ−Ａ矢視断面図ｂである。
全図を通じ同一対象物は同一符合で示す。
コンピユータ用に主として用いられる低融点ガ
ラスを用いたフラツトパツケージにおける本発明
の一実施例を示す第１図ａ，ｂ，ｃにおいて、１
はセラミツク容器、２は低融点ガラス、３ａ〜３
ｈ及び３Ａ〜３Ｈはパツケージリード、４はイン
ナーリード部、５はアウターリード部、６ａ，６
ｂ，６ｃ，６ｄは隣接するパツケージリードのイ
ンナーリード接続部、７は半導体チツプ、８は直
流若しくは低周波用のボンデイングパツド、９ａ
〜９ｄは高周波入出力パツド、１０及び１０ａ〜
１０ｄは金のボンデイングワイヤ、１１はチツプ
ステージ、１２は導電性接着剤、１３はセラミツ
クキヤツプを示す。
なお同図のａ及びｂはチツプを搭載したワイヤ
ボンデイングを完了せしめた状態で、ｃは封止完
了の状態である。
本発明を適用したフラツトパツケージは例えば
同図に示すようにパツケージリード３ｂと３ｃ、
３ｆと３ｇ、３Ｂと、３Ｃ、３Ｆと３Ｇのインナ
ーリード部４がその先端部においてインナーリー
ド材料自体よりなる接続部６ａ，６ｂ，６ｃ，６
ｄ等を介してそれぞれ一体に即ち同電位に接続さ
れ高周波入出力用として準備される。
従つて例えば図示のように、パツケージ内に搭
載された半導体チツプ７の高周波入出力パツド９
ａとパツケージリード３ｂのインナーリード部４
を１本のボンデイングワイヤ１０ａで接続するこ
とにより高周波入出力パツド９ａの高周波入出力
用信号電流はパツケージリード３ｂと３ｃに分配
され、該入出力パツド９ａの高周波入出力インピ
ーダンスは大幅に減少する。
同様に高周波入出力パツド９ｂ，９ｃ，９ｄの
入出力電流も、１本のボンデイングワイヤ１０
ｂ，１０ｃ，１０ｄによる接続によりそれぞれ２
本のパツケージリード３ｆ及び３ｇ，３Ｂ及び３
Ｃ，３Ｆ及び３Ｇに分配され、これら入出力パツ
ドの高周波入出力インピーダンスは減少する。
このように本発明に係る上記フラツトパツケー
ジにおいては低入出力インピーダンス化に際し、
半導体チツプの１入出力パツドと複数のパツケー
ジリードを接続するボンデイングワイヤは１本で
済むので、高集積化によるパツドを微少化にも充
分対応でき、且つ自動ワイヤボンデイングの作業
性も向上するという効果を生ずる。
第２図は例えば１〜2GHz帯等の高周波通信に
使用する円形メタルシールパツケージにおける一
実施例を模式的に示す平面図ａ及びＡ−Ａ矢視断
面図ｂである。
同図において、２１は第１のセラミツクリン
グ、２２は金属底板、２３はメタライズ層、２４
はろう材、２６及び２６ａ，２６ｂ，２６ｃ，２
６ｄはパツケージリード、２７及び２７ａ，２７
ｂ，２７ｃ，２７ｄはメタライズ層よりなり表出
部が金めつきされたインナーリード、２８及び２
８ａ，２８ｂ，２８ｃ，２８ｄは４２アロイ等よ
りなり表面が金めつきされたアウターリード、２
９はインナーリードとアウターリードのろう付け
部、３０はチツプ搭載溝、３１は第２のセラミツ
クリング、３２はワイヤボンデイング用開孔、３
３は封止用メタライズ部、３４ａ及び３４ｂはイ
ンナーリード自体の延長で形成されるインナーリ
ード接続部を示す。
このパツケージにおいては高周波の入出力用に
はパツケージリード２６ａ，２６ｂ，及び２６
ｃ，２６ｄが用いられる。
該パツケージにおいては、チツプ搭載溝３０内
に搭載された図示しない半導体チツプの二つの高
周波入出力パツトがそれぞれ図示しない１本のボ
ンデイングワイヤによつインナーリード接続部３
４ａ，３４ｂに接続され、各々の高周波入出力パ
ツトの高周波入出力信号電流はそれぞれパツケー
ジリード２６ａ，２６ｂ，及び２６ｃ，２６ｄに
分配されその高周波インピーダンスは大幅に減少
する。このように該実施例においても入出力イン
ピーダンスを減少させることを１本のボンデイン
グワイヤ接続によつて達成できるので、前記実施
例同様高集積化に伴うボンデイングパツドの微少
化に対応でき、且つ製造効率も向上する。
なお上記実施例は何れも２本のインナーリード
を一体に接続する構造であるが、該インナーリー
ドの接続は２本に限られるものではなく、接続本
数が増す程、インピーダンス低減の効果は大きく
なる。
〔発明の効果〕
以上説明のように本発明の半導体パツケージに
おいては、半導体チツプの入出力パツトとパツケ
ージのインナーリードとの接続を１本のボンデイ
ング・ワイヤで行うのみで入出力インピーダンス
の小さい高周波半導体装置が提供される。
従つて本発明は高集積化される高周波ICの低
入出力インピーダンス化及び製造効率の向上に有
効である。
【図面の簡単な説明】
第１図はフラツトパツケージにおける本発明の
一実施例のチツプ搭載後の状態を模式的に示す平
面図ａ及びＡ−Ａ矢視断面図ｂと封止後の状態を
模式的に示す側断面図ｃ、第２図はメタルシール
パツケージにおける本発明の一実施例を模式的に
示す平面図ａ及びＡ−Ａ矢視断面図ｂ、第３図ａ
及びｂは従来のインピーダンス低減方法を示す模
式平面図である。 図において、１はセラミツク容器、２は低融点
ガラス、３ａ〜３ｈ及び３Ａ〜３Ｈはパツケージ
リード、４はインナーリード部、５はアウターリ
ード部、６ａ，６ｂ，６ｃ，６ｄはインナーリー
ド接続部、７は半導体チツプ、８は直流、低周波
用ボンデイングパツド、９ａ〜９ｂは高周波入出
力パツド、１０及び１０ａ〜１０ｄはボンデイン
グワイヤ、２１は第１のセラミツクリング、２２
は金属底板、２６，２６ａ，２６ｂ，２６ｃ，２
６ｄはパツケージリード、２７，２７ａ，２７
ｂ，２７ｃ，２７ｄはインナーリード、２８，２
８ａ，２８ｂ，２８ｃ，２８ｄはアウターリー
ド、２９はろう付け部、３０はチツプ搭載溝、３
１は第２のセラミツクリング、３２はワイヤボン
デイング用開孔、３３は封止用メタライズ部、３
４ａ，３４ｂはインナーリード接続部を示す。

Claims (1)

    【特許請求の範囲】
  1. １ パツケージリードのうち高周波入出力用のパ
    ツケージリードは隣接する複数のパツケージリー
    ドのインナーリード部の夫々の先端部がそれ自体
    で一体化された構成となつており、その先端部は
    １個の高周波入出力パツドと１本のボンデイング
    ワイヤで接続されることを特徴とする半導体パツ
    ケージ。
JP60254010A 1985-11-13 1985-11-13 半導体パッケ−ジ Granted JPS62113456A (ja)

Priority Applications (1)

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JP60254010A JPS62113456A (ja) 1985-11-13 1985-11-13 半導体パッケ−ジ

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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
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