JPH034634A - 位相同期発振回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、ローカルエリアネットワーク（ＬＡＮ）等に
用いられる位相同期発振回路に関する。

（従来の技術） ローカルエリアネットワークの一種としてのループネッ
トワークシステムでは、複数の局を伝送路を介してルー
プ状に接続し、各局間で通信を行う。

第４図は、このようなループネットワークシステムを示
す図であり、マスター局１と複数の局２−１〜２−ｎと
が伝送路３によってループ状に接続される。複数の局２
−１〜２−ｎ間で通信を行う場合には、マスター局１が
クロック信号を生成し、他の局２−１〜２−ロはループ
中のビット列よりクロック信号を抽出し、これをもとに
局内の論理回路が動作する。

また、同図に示されるようにかかるループネットワーク
システムを構内交換機（ＰＢＸ）４を広域網５に接続す
ることもある。このような場合、マスター局１は広域網
５から送られる信号から位相同期発振回路を用いてクロ
ック信号を生成する。

しかしながら、この場合、構内交換機４の出力クロック
が異常となり、異常前の出力クロックの位相と回復後の
出力クロックの位相とが合っていないことがある。そし
て、このように位相の異なる基準クロック信号が入力さ
れると、マスター局１内の位相同期発振回路は同期引込
み過程において大きく周波数変動を起こすことがあった
。

（発明が解決しようとする課題） このように、従来の位相同期発振回路では、広域網から
送られる基準クロック信号が異常となり位相が変化する
と、その位相差により大きな周波数変動を起こすという
問題があった。

本発明は、このような問題に鑑みてなされたものであり
、・位相が変化した基準クロック信号が入力されても、
出力周波数の変動の少ない位相同期発振回路を提供する
ことを目的とする。

［発明の構成］ （課題を解決するための手段） 上記目的を達成する本発明は、分周器を備え、基準クロ
ック信号に位相が同期したクロックを発振する位相同期
発振回路において、前記基準クロック信号の位相が変化
したことを検出する検出手段と、該検出手段が基準クロ
ック信号の位相変化を検出したとき、変化後の基準クロ
ック信号の位相と前記分周器から出力されるクロック信
号の位相とが同期するように制御する１す御手段とを具
備することを特徴とする。

（作用） 本発明では、基準クロックの位相は異常前後で変化する
が、このとき制御手段は分周器出力信号の位相を変化後
の基準クロック信号の位相と同期するように制御するの
で、ＰＬＬ回路の出力信号の周波数の変動が防止される
。

（実施例） 以下、本発明の一実施例について図面を参照して詳細に
説明する。

第１図は本発明の一実施例による位相同期発振回路の構
成を示すブロック図であり、この位相同期発振回路は、
フェイズロックループ回路（ＰＬＬ回路）６、位相１り
御回路７及び出力端子８から構成されている。ＰＬＬ回
路６は、位相比較器９、低域フィルタ１０、電圧制御発
振１Ｗ１１及び分周器１２から構成され、位相制御回路
７は、カウンタ回路１４、カウンタ回路１５、ＮＯＲゲ
ート１６、ＡＮＤゲート１７及びパルス幅変換回路１８
から構成される。

位相比較器９は、基準クロック信号Ｓｔと分周器１２か
らの出力信号Ｓ５の位相を比較し、位相差に応じた信号
を低域フィルタ１０に送る。低域フィルタ１０は、所定
の低域周波数の信号のみを電圧制御発振器１１に送る。

電圧制御発振器１１は低域フィルタ１０から送られる信
号に応じて発振し、パルス信号を出力端子８及び分周′
！５１２へ送る。分周器１２は、電圧制御発振器１１の
出力したパルス信号を分周し位相比較器９に送る。この
とき、パルス幅変換回路１８から信号５１Ｇが送られる
と内部のカウンタがクリアされ出力信′号Ｓ５の位相が
制御される。

カウンタ（１）１４は、位相が通常よりＴ−ｔ１以上ず
れた時にパルスＳＬ２を出力する。カウンタ（２）１５
は、位相が通常よりＴ＋１２以上ずれた時にパルスＳ１
３を出力する。ここで、ｔｌ。

ｔ２はカウンタ（１）１４とカウンタ（２）１５のしき
い値である。ＮＯＲゲート１６は、カウンタ（１）１４
、カウンタ（２）１５を入力とし、信号Ｓ１４を発生す
る。ＡＮＤゲート１７は基準クロック信号ＳｔとＮＯＲ
ゲート１６の出力信号Ｓ１４との論理積をとり、信号Ｓ
１５を出力する。パルス幅変換回路１８はミ出力信号Ｓ
１５の立下がりエツジでパルス幅を変換し、同期中にお
ける位相比較器９の入力信号（基準クロック信号Ｓｌと
分周器１２の出力信号Ｓ５）の位相差と等しいパルス幅
の信号Ｓ１６を出力する。なお、出力信号Ｓ１４のパル
ス幅は、クロック周期Ｔより大きく、かつ低域フィルタ
１０の時定数より十分小さくなるようにしておく。

次に、本実施例の動作を第２図および第３図に基づき説
明する。

第２図は、基準クロック信号が瞬断し、回復したとき同
期時における基準クロック信号Ｓ１と分周器１２の出力
信号Ｓ５の位相差に対して＋９０″ずれた場合の波形図
である。

まず、基準クロック信号Ｓ１が異常となり位相が＋９０
″ずれた基準クロック信号Ｓ１が位相比較器９に送られ
る。このとき、カウンタ（１）１４は出力せず、カウン
タ（２）１５は位相が通常よりＴ＋ｔ２以上ずれたので
パルスＳ１３を出力する。

ＡＮＤゲート１７は、語学クロック信号Ｓｌ　と出力信
号Ｓ１４との論理積をとり、信号Ｓ１５を出力する。パ
ルス幅変換回路１８は、ＡＮＤゲート１７の信ＭＳ１５
のパルス幅を変換してパルス幅（１／４）Ｔの信号Ｓ１
６を生成し、分周器１２に送り、分周器１２をクリアす
る。分周器１２は、パルス幅変換回路１８の出力信号Ｓ
１６によってクリアされ、信号ＳＩＧのパルスがなくな
ると分周動作を再開し、その出力信号Ｓ５の位相が変化
後の基準クロック信号Ｓ１の位相と同期するようになる
。

第３図は、基準タロツク信号が異常となり、回復したと
き同期時における基準クロック信号Ｓｔと分周器１２の
出力信号Ｓ５の位相差に対して９０°ずれた場合の波形
図である。

まず、基準クロック信号Ｓｔが異常となり位相が一９０
°ずれた語学クロック信号Ｓｔが位相比較器９に送られ
る。このとき、カウンタ（２）１５は出力せず、カウン
タ（１）１４は位相が通常よりＴ−ｔ１以上ずれたので
パルスＳ１２を出力する。

ＡＮＤゲート１７は、基準クロック信号Ｓ１と出力信号
Ｓ１４との論理積をとり、信号Ｓ１５を出力する。パル
ス幅変換回路１８は、ＡＮＤゲート１７の信号Ｓ１５の
パルス幅を変換してパルス幅（１／４）Ｔの信号８１８
を生成し、分周器１２に送り、分周器１２をクリアする
。分周器１２は、パルス幅変換回路１８の出力信号Ｓ１
Ｂによってクリアされ、信号Ｓ１Ｂのパルスがなくなる
と分周動作を再開し、その出力信号Ｓ５の位相が変化後
の基準クロック信号Ｓｌの位相と同期するようになる。

クロック変化の直後に、位相比較器９の出力は一瞬同期
状態からはずれるが、低域フィルタ１０の出力変化は位
相比較周期に比べて十分に長い時間を要するため電圧制
御発振器１１の出力周波数変動は抑えられ、ＰＬＬ回路
６の出力信号Ｓ６の変動も小さく抑えられる。

かくして、本実施例では、２１！ｉ準クロック信号が瞬
断し、回復したときにＰＬＬ回路６に位相の異なるクロ
ック信号が人力されても、分周器１２の出力クロック信
号の位相が回復後の基■クロック信号の位相に同期する
ように制御されるので、ＰＬＬ回路６の出力信号Ｓ８の
周波数変動を防ぐことができる。従って、広域網とＬＡ
Ｎを接続した場合にもスリップが起きず伝送品質を大幅
に向上できる。第２図および第３図は位相比較器９とし
てＥＸＯＲを用いた例を示したが、のこぎり液位相比較
器を使用した場合は、パルス幅変換回路１８の出力信号
ＳＩＢのパルス幅を（１／２　’）　Ｔに設定すればよ
い。

［発明の効果］ 以上説明したように本発明によれば、基■クロツタ信号
が瞬断し回復したときに、位相が異なる基準クロック信
号が人力されても、出力周波数の変動の少ない位相同期
発振回路を提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る泣ｔ［１同期発振回路
の構成を示すブロック図、第２図および第３図は位相同
期発振回路の各部の波形図、第４図はループネットワー
クの概略構成を示す図である。 ６・・・ＰＬＬ回路、７・・・位相制御回路、９・・・
位相比較器、１０・・・低域フィルタ、１１・・・電圧
制御発振器、１２・・・分周器、１４．１５・・・カウ
ンタ回路、１６・・・ＮＯＲゲート、１７・・・ＡＮＤ
ゲート、１８・・・パルス幅変換回路。

Claims (1)

1. 【特許請求の範囲】 分周器を備え、基準クロック信号に位相が同期したクロ
   ックを発振する位相同期発振回路において、 前記基準クロック信号の位相が変化したことを検出する
   検出手段と、 該検出手段が基準クロック信号の位相変化を検出したと
   き、変化後の基準クロック信号の位相と前記分周器から
   出力されるクロック信号の位相とが同期するように制御
   する制御手段と を具備することを特徴とする位相同期発振回路。