JPH0340424A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0340424A JPH0340424A JP394390A JP394390A JPH0340424A JP H0340424 A JPH0340424 A JP H0340424A JP 394390 A JP394390 A JP 394390A JP 394390 A JP394390 A JP 394390A JP H0340424 A JPH0340424 A JP H0340424A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＦＺ法により作成された半導体単結晶基体に
不純物を拡散後、その基体上にエピタキシャル成長層を
設けて各層を形成する半導体装置の製造方法に関する。
不純物を拡散後、その基体上にエピタキシャル成長層を
設けて各層を形成する半導体装置の製造方法に関する。
ＦＺ法単結晶基体に各層を形成するばかりでなく、エピ
タキシャル成長技術を利用して新しい層を加える半導体
装置の製造方法は、半導体装置の特性の向上のために行
われている。例えば特開昭６２−８１７６１号公報に記
載された高逆耐圧、低インピーダンスのゲート構造をも
つゲートターンオフサイリスタ （以下ＧＴＯと略す）
は第２図のような不純物濃度プロフィルを持つ、すなわ
ち、ｎベース層１１の両側にｐエミッタ層１２とｐベー
ス層１３が設けられている点は従来のＧＴＯと同じであ
るが、ｎ工藁ツタ層１４とｐベース層１３の間に低不純
物濃度ｐベース層１５が存在している。このようなＧＴ
Ｏは次のようにして作成される。先ず２、ＦＺ法単結晶
からなるｎ形半導体基体の両面にアクセプタ不純物を熱
拡散し、ｎベース層１１をはさんでｐ工ｌ ７タ層１２
およびｐベース層１３を形成する。
タキシャル成長技術を利用して新しい層を加える半導体
装置の製造方法は、半導体装置の特性の向上のために行
われている。例えば特開昭６２−８１７６１号公報に記
載された高逆耐圧、低インピーダンスのゲート構造をも
つゲートターンオフサイリスタ （以下ＧＴＯと略す）
は第２図のような不純物濃度プロフィルを持つ、すなわ
ち、ｎベース層１１の両側にｐエミッタ層１２とｐベー
ス層１３が設けられている点は従来のＧＴＯと同じであ
るが、ｎ工藁ツタ層１４とｐベース層１３の間に低不純
物濃度ｐベース層１５が存在している。このようなＧＴ
Ｏは次のようにして作成される。先ず２、ＦＺ法単結晶
からなるｎ形半導体基体の両面にアクセプタ不純物を熱
拡散し、ｎベース層１１をはさんでｐ工ｌ ７タ層１２
およびｐベース層１３を形成する。
ｐベース層１３の表面不純物濃度はｌＸｌ０１／−以上
である。しかるのち、ｐベース層３０表面にエピタキシ
ャル成長技術を用いてｌＸｌ０”／−程度の濃度をもつ
ｐベース層１５を形威し、さらにこのエピタキシャル層
表面からのドナー不純物拡散によりｎ工業フタ層１４を
形成する。
である。しかるのち、ｐベース層３０表面にエピタキシ
ャル成長技術を用いてｌＸｌ０”／−程度の濃度をもつ
ｐベース層１５を形威し、さらにこのエピタキシャル層
表面からのドナー不純物拡散によりｎ工業フタ層１４を
形成する。
〔発明が解決しようとするｔｉｌｌ）
ところが、上記の方法によれば形成されたエピタキシャ
ル層１５に多数の欠陥が発生する。この欠陥は主に積層
欠陥であり、半導体基体のｐベース層１３とエピタキシ
ャル層１５との界面が発生源となっている。このエピタ
キシャル層の欠陥が原因となって、エピタキシャル層に
形成されるｎエミンタ層１４の拡散時に異常拡散が起こ
り、特性劣化や逆耐圧不良などを招いて満足な特性をも
つＧＴＯ製造が不可能であった。
ル層１５に多数の欠陥が発生する。この欠陥は主に積層
欠陥であり、半導体基体のｐベース層１３とエピタキシ
ャル層１５との界面が発生源となっている。このエピタ
キシャル層の欠陥が原因となって、エピタキシャル層に
形成されるｎエミンタ層１４の拡散時に異常拡散が起こ
り、特性劣化や逆耐圧不良などを招いて満足な特性をも
つＧＴＯ製造が不可能であった。
本発明の目的は、ＦＺ法単結晶からなり、拡散工程を経
た半導体基体上に欠陥を作ることなしにエピタキシャル
層を形成する半導体装置の製造方法を提供することにあ
る。
た半導体基体上に欠陥を作ることなしにエピタキシャル
層を形成する半導体装置の製造方法を提供することにあ
る。
上記の目的の達成のために、本発明は、ＦＺ法で作成さ
れ単結晶からなる半導体基体の一面から不純物を拡散し
、その面上にエピタキシャル成長を行う際に、不純物拡
散後前記一面を研摩加工し、その面上にエピタキシャル
層を成長させるものとする。
れ単結晶からなる半導体基体の一面から不純物を拡散し
、その面上にエピタキシャル成長を行う際に、不純物拡
散後前記一面を研摩加工し、その面上にエピタキシャル
層を成長させるものとする。
エピタキシャル層に生ずる積層欠陥の発生原因について
調べたところ、不純物拡散時に半導体基体表面に出現し
た欠陥が発生源になっていることがわかった。従って半
導体基体のエピタキシャル成長層を設ける面を予め研摩
加工して欠陥のない面にすることにより、欠陥のないエ
ピタキシャル層を成長させることが可能になる。
調べたところ、不純物拡散時に半導体基体表面に出現し
た欠陥が発生源になっていることがわかった。従って半
導体基体のエピタキシャル成長層を設ける面を予め研摩
加工して欠陥のない面にすることにより、欠陥のないエ
ピタキシャル層を成長させることが可能になる。
第１図（Ｍｌ〜１りは、第２図に示した不純物濃度プロ
フィルを有するＧＴＯを本発明の第一の実施例として製
造した工程を順次示す。
フィルを有するＧＴＯを本発明の第一の実施例として製
造した工程を順次示す。
図ａ：用いた半導体基体は、直径１００ｍ、厚さ５００
−のＦＺ法より作成されたｎ型の円形シリコン基板で抵
抗率は約１５０Ω・傷である。
−のＦＺ法より作成されたｎ型の円形シリコン基板で抵
抗率は約１５０Ω・傷である。
図ｂ：Ｇａを不純物源として真空拡散を行った。
１２５０℃、３０時間の真空拡散により、表面濃度１ｘ
ｌ Ｑ Ｉ Ｉ ／ Ｃ１０ｍ、拡散深さ１０ｎのｐ
ベース層３を得た。真空拡散のため、ｐベース層３の形
成と同時に、反対側の面にＧａミド−１層３１が形成さ
れる。
ｌ Ｑ Ｉ Ｉ ／ Ｃ１０ｍ、拡散深さ１０ｎのｐ
ベース層３を得た。真空拡散のため、ｐベース層３の形
成と同時に、反対側の面にＧａミド−１層３１が形成さ
れる。
図Ｃ＋シリコン基板１の真面側に形成された９層３１を
研摩により除去する０次に表面側のｐベース層３の表層
から１５ｎの部分３２を研摩により除去する。Ｇａの真
空拡散により形成したｐベース層は、拡散深さ５０ｎの
場合に表層から５４程度まで欠陥が発生していたので、
拡散深さ１０ｎのこの実施例では、表層から１５ｎの除
去によりｐベース層形戒時に発生した欠陥層は完全に除
去されると考えてよい。
研摩により除去する０次に表面側のｐベース層３の表層
から１５ｎの部分３２を研摩により除去する。Ｇａの真
空拡散により形成したｐベース層は、拡散深さ５０ｎの
場合に表層から５４程度まで欠陥が発生していたので、
拡散深さ１０ｎのこの実施例では、表層から１５ｎの除
去によりｐベース層形戒時に発生した欠陥層は完全に除
去されると考えてよい。
図ｄ：シリコン基板１の表面を軽くエツチングして清浄
にし、その上にｐ型エピタキシャル層５を成長させた。
にし、その上にｐ型エピタキシャル層５を成長させた。
ドーパントはほう素とし、ドーパント濃度Ｉ Ｘ ＩＱ
” ／ ａｍ ’、厚さ３０ｎ（Ｄｐ−層５を得た。
” ／ ａｍ ’、厚さ３０ｎ（Ｄｐ−層５を得た。
図ｅ：ｐ工Ｑ７タ層２を、１１００℃でＢｔＨｉを不純
物源としてほう素ドープの後、１２５０℃、２時間のア
ニールを行い、表面濃度Ｉ ＸＩＯ”／ｃｓ’、拡散深
さ１０ｎのほう素拡散層として形成した。このあと残っ
た基板１本来の層がｎベース層となる。
物源としてほう素ドープの後、１２５０℃、２時間のア
ニールを行い、表面濃度Ｉ ＸＩＯ”／ｃｓ’、拡散深
さ１０ｎのほう素拡散層として形成した。このあと残っ
た基板１本来の層がｎベース層となる。
また、ｎ工Ｑツタ層４を、１１００℃でＰＯＣＪｓを不
純物源としてりん拡散を行って、表面濃度１×１０！６
／ 、、 ｍ、拡散深さ１０．ｎのりん拡散層として
形成した。
純物源としてりん拡散を行って、表面濃度１×１０！６
／ 、、 ｍ、拡散深さ１０．ｎのりん拡散層として
形成した。
全工程終了後、シリコン基板をライトエンチングおよび
Ｘｌ＆ｌｌ）ポグラフィで観察したが、エピタキシャル
層５に欠陥は発生していなかった。このようにして製造
したＧＴＯの電気特性は、ゲート逆耐圧は１００ｖ以上
となり、エピタキシャル層５が十分に機能していること
が証明された。また、順方向耐圧も３ｋＶ以上となるこ
とが確認された。
Ｘｌ＆ｌｌ）ポグラフィで観察したが、エピタキシャル
層５に欠陥は発生していなかった。このようにして製造
したＧＴＯの電気特性は、ゲート逆耐圧は１００ｖ以上
となり、エピタキシャル層５が十分に機能していること
が証明された。また、順方向耐圧も３ｋＶ以上となるこ
とが確認された。
第３図は、本発明の第二の実施例によって製造されるＧ
ＴＯの不純物濃度プロフィルで、第２図の各層に対応す
る部分には同一の符号が付されている。このようなＧＴ
Ｏは、第１画角）に示したようにｐ層３．３１が形成さ
れる工程において、まず、Ｍを不純物拡散源として１２
５０℃、２０時間の真空拡散を行い、次に、Ｇａを不純
物拡散源として１２５０℃。
ＴＯの不純物濃度プロフィルで、第２図の各層に対応す
る部分には同一の符号が付されている。このようなＧＴ
Ｏは、第１画角）に示したようにｐ層３．３１が形成さ
れる工程において、まず、Ｍを不純物拡散源として１２
５０℃、２０時間の真空拡散を行い、次に、Ｇａを不純
物拡散源として１２５０℃。
２０時間の真空拡散を行った０以上により、表面濃度Ｉ
Ｘ ＩＱ” ／ ｔｓコ、拡散深さ１００ ｔｓの９
層を得た。
Ｘ ＩＱ” ／ ｔｓコ、拡散深さ１００ ｔｓの９
層を得た。
以下、第一の実施例について述べたと同様の工程を経て
第３図に示す不純物濃度プロフィルを得た。
第３図に示す不純物濃度プロフィルを得た。
この場合も上記と同様のすぐれた特性をもつＧＴＯを得
た。また、逆導通ＧＴＯにこの方法を適用した場合も、
例えば特開昭６３−７０４５６号公報で公知のダイオー
ド部と０７０部の分離を図るための溝形成後、順方向耐
圧が３ｋＶ以上になる。
た。また、逆導通ＧＴＯにこの方法を適用した場合も、
例えば特開昭６３−７０４５６号公報で公知のダイオー
ド部と０７０部の分離を図るための溝形成後、順方向耐
圧が３ｋＶ以上になる。
エピタキシャル層形成前の拡散工程で発生する欠陥は雰
囲気に起因するものであり、一つは窒素による半導体の
面荒れによる欠陥であり、一つは酸素および重金属汚染
によるＯ３Ｆであることを見出した。第４図ｆ８ｊ〜（
Ｃ）は、Ｏ３Ｆの発生を抑えるためのエクストリンシン
ク・ゲッタリング（以下ＥＧと略す）を併用した本発明
の第三の実施例のＧＴＯ製造工程を順次示し、第１図と
共通の部分には同一の符号が付されている。用いた半導
体基体は、第１図（ａｌに示したと同様のｎ型シリコン
基板である。
囲気に起因するものであり、一つは窒素による半導体の
面荒れによる欠陥であり、一つは酸素および重金属汚染
によるＯ３Ｆであることを見出した。第４図ｆ８ｊ〜（
Ｃ）は、Ｏ３Ｆの発生を抑えるためのエクストリンシン
ク・ゲッタリング（以下ＥＧと略す）を併用した本発明
の第三の実施例のＧＴＯ製造工程を順次示し、第１図と
共通の部分には同一の符号が付されている。用いた半導
体基体は、第１図（ａｌに示したと同様のｎ型シリコン
基板である。
図ａ：シリコン基板１の裏面側にアルゴンイオン７を加
速電圧１００ｋｅＶ、 ドーズ量Ｉ ＸＩＯ”／ａｍ
”で打込み、基板にひずみを与えてＥＣ層６を形成した
。
速電圧１００ｋｅＶ、 ドーズ量Ｉ ＸＩＯ”／ａｍ
”で打込み、基板にひずみを与えてＥＣ層６を形成した
。
図ｂ：次にシリコン１＆板１の表面にほう素イオン８を
加速電圧６０ｋｅＶ、ドーズ量５ Ｘ １０” ／ ｃ
ｓ ３で打込み、アニールを窒素に酸素を加えた雰囲気
中において１２５０℃、５０時間行うことで、表面濃度
Ｉ ＸＩＯ”／ａｍ” ｌ深さ５０μのｐベース層３を
得た。この際、酸素および重金属のような汚染物質はＥ
Ｃ層６にゲッタされる。
加速電圧６０ｋｅＶ、ドーズ量５ Ｘ １０” ／ ｃ
ｓ ３で打込み、アニールを窒素に酸素を加えた雰囲気
中において１２５０℃、５０時間行うことで、表面濃度
Ｉ ＸＩＯ”／ａｍ” ｌ深さ５０μのｐベース層３を
得た。この際、酸素および重金属のような汚染物質はＥ
Ｃ層６にゲッタされる。
図Ｃ：シリコン基板１の裏面側の５μの厚さのＥＧｌ１
６を研摩により除去し、また表面側のｐベース層３の５
．ｗの厚さの表面部分３２を研摩により除去した。この
際、窒素により荒れた面が除かれる。この結果、ｐベー
ス層３の表面濃度は５ ｘ ｌＱ” ／ ｃｍ ”とな
ッテイル。
６を研摩により除去し、また表面側のｐベース層３の５
．ｗの厚さの表面部分３２を研摩により除去した。この
際、窒素により荒れた面が除かれる。この結果、ｐベー
ス層３の表面濃度は５ ｘ ｌＱ” ／ ｃｍ ”とな
ッテイル。
図ｄ１図ｅに示した工程は第１図（ｄ）、 ｔｅｌに示
した工程と同じである。
した工程と同じである。
このようにして製造したＧＴＯのエピタキシャル層５に
は欠陥の発生がなく、ゲート逆耐圧が１００Ｖ以上にな
った。ただし、はう素拡散層は、拡散速度の面から拡散
深さが浅く、またｐベース１１３とｎベース層１の間の
接合付近における不純物濃度勾配がＭ拡散層やＧａ拡散
層にくらべて大きいため、第一、第二の実施例によるＧ
ＴＯにくらべて順方向耐圧が出にくい、また、逆導通サ
イリスタに適用する場合には、ｐベース層３の拡散深さ
が浅いため、ダイオード部と０７０部の間の分離溝の形
成が不可能となる。
は欠陥の発生がなく、ゲート逆耐圧が１００Ｖ以上にな
った。ただし、はう素拡散層は、拡散速度の面から拡散
深さが浅く、またｐベース１１３とｎベース層１の間の
接合付近における不純物濃度勾配がＭ拡散層やＧａ拡散
層にくらべて大きいため、第一、第二の実施例によるＧ
ＴＯにくらべて順方向耐圧が出にくい、また、逆導通サ
イリスタに適用する場合には、ｐベース層３の拡散深さ
が浅いため、ダイオード部と０７０部の間の分離溝の形
成が不可能となる。
なお、上記の実施例では、ＧＴＯの特に非対称型のもの
について示したが、本発明が全てのタイプのサイリスタ
およびトランジスタ、ダイオードでエピタキシャル成長
層を有するものに適用可能であることは言うまでもなく
、また、半導体基体およびエピタキシャル層の導電型も
限定されるものではない。
について示したが、本発明が全てのタイプのサイリスタ
およびトランジスタ、ダイオードでエピタキシャル成長
層を有するものに適用可能であることは言うまでもなく
、また、半導体基体およびエピタキシャル層の導電型も
限定されるものではない。
本発明によれば、エピタキシャル成長前に半導体基体の
表面に存在する欠陥層を研摩により完全に除去し、エピ
タキシャル成長面を欠陥のない状態にした上でエピタキ
シャル成長を行うことにより、欠陥のないエピタキシャ
ル層の形成が可能となった。これにより、エピタキシャ
ル成長層を利用した高性能の半導体装置を製造すること
ができる。
表面に存在する欠陥層を研摩により完全に除去し、エピ
タキシャル成長面を欠陥のない状態にした上でエピタキ
シャル成長を行うことにより、欠陥のないエピタキシャ
ル層の形成が可能となった。これにより、エピタキシャ
ル成長層を利用した高性能の半導体装置を製造すること
ができる。
第１図は本発明の第一の実施例におけるＧＴＯの製造工
程を（４）〜ｌｅｔの順に示す断面図、第２図は第一の
実施例によって製造されるＧＴＯの不純物濃度プロフィ
ル図、第３図は第二の実施例によって製造されるＧＴＯ
の不純物濃度プロフィル図、第４図は第三の実施例にお
けるＧＴＯの製造工程を（ａｌ〜＋６１の順に示す断面
図である。 １：ｎ型シリコン基板、２：ｐ工朶ンタ層、３：ｐベー
ス層、３２：除去部分、４：ｎ１４７２層、５：エピタ
キシャル層、６：エクストリンシ（Ｑ＞ （ｂ） （Ｃ＞ （ｄ＞ 第１図 第２図 Ｗ！４３図
程を（４）〜ｌｅｔの順に示す断面図、第２図は第一の
実施例によって製造されるＧＴＯの不純物濃度プロフィ
ル図、第３図は第二の実施例によって製造されるＧＴＯ
の不純物濃度プロフィル図、第４図は第三の実施例にお
けるＧＴＯの製造工程を（ａｌ〜＋６１の順に示す断面
図である。 １：ｎ型シリコン基板、２：ｐ工朶ンタ層、３：ｐベー
ス層、３２：除去部分、４：ｎ１４７２層、５：エピタ
キシャル層、６：エクストリンシ（Ｑ＞ （ｂ） （Ｃ＞ （ｄ＞ 第１図 第２図 Ｗ！４３図
Claims (1)
- １）ＦＺ法で作成された単結晶からなる半導体基体の一
面から不純物を拡散し、その面上にエピタキシャル成長
を行う際に、不純物拡散後前記一面を研摩加工し、その
面上にエピタキシャル層を成長させることを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP394390A JPH0340424A (ja) | 1989-03-09 | 1990-01-11 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-57511 | 1989-03-09 | ||
| JP5751189 | 1989-03-09 | ||
| JP394390A JPH0340424A (ja) | 1989-03-09 | 1990-01-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0340424A true JPH0340424A (ja) | 1991-02-21 |
Family
ID=26337619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP394390A Pending JPH0340424A (ja) | 1989-03-09 | 1990-01-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0340424A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101578328B1 (ko) * | 2015-07-24 | 2015-12-16 | (주)케이텍플러스 | 플렉시블 연료가스 배관 및 그 제조방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5210081A (en) * | 1975-07-14 | 1977-01-26 | Nec Home Electronics Ltd | Method for manufacturing semiconductor device |
| JPS61147522A (ja) * | 1984-12-20 | 1986-07-05 | Sanyo Electric Co Ltd | 半導体基板の製造方法 |
-
1990
- 1990-01-11 JP JP394390A patent/JPH0340424A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101578328B1 (ko) * | 2015-07-24 | 2015-12-16 | (주)케이텍플러스 | 플렉시블 연료가스 배관 및 그 제조방법 |
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