JPH0451973B2 - - Google Patents
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- JPH0451973B2 JPH0451973B2 JP2380083A JP2380083A JPH0451973B2 JP H0451973 B2 JPH0451973 B2 JP H0451973B2 JP 2380083 A JP2380083 A JP 2380083A JP 2380083 A JP2380083 A JP 2380083A JP H0451973 B2 JPH0451973 B2 JP H0451973B2
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- JP
- Japan
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- layer
- type
- thyristor
- heterojunction
- manufacturing
- Prior art date
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- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 claims description 15
- 239000012535 impurity Substances 0.000 claims description 13
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 7
- 239000010410 layer Substances 0.000 description 49
- 238000011109 contamination Methods 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
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- 239000000463 material Substances 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
Landscapes
- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Thyristors (AREA)
- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】
（技術分野）
この発明はヘテロ接合サイリスタの製造方法に
関するものである。
関するものである。
（従来技術）
従来、ヘテロ接合バイポーラ型サイリスタの製
造方法においては、コレクタ、ベース、エミツタ
層の三または四層のエピタキシヤル層を作成し、
かつｎ型またはｐ型の何れの異型のエピタキシヤ
ル層をも結晶成長させていた。
造方法においては、コレクタ、ベース、エミツタ
層の三または四層のエピタキシヤル層を作成し、
かつｎ型またはｐ型の何れの異型のエピタキシヤ
ル層をも結晶成長させていた。
しかるに、この方法は、異型のエピタキシヤル
層を成長させるため上記各層間の不純物間の相互
汚染を一般に避け難く、たとえば同一炉で同時に
各層を成長させることは困難であつた。したがつ
て、その製作方法は複雑であり、かつ各層間界面
の特性を悪くし、それゆえサイリスタの性能を悪
くする欠点を有していた。
層を成長させるため上記各層間の不純物間の相互
汚染を一般に避け難く、たとえば同一炉で同時に
各層を成長させることは困難であつた。したがつ
て、その製作方法は複雑であり、かつ各層間界面
の特性を悪くし、それゆえサイリスタの性能を悪
くする欠点を有していた。
（発明の目的）
この発明は上記の点に鑑みなされたもので、異
型のエピタキシヤルの結晶成長を行わずに簡易な
方法で高性能のヘテロ接合バイポーラサイリスタ
を得るようにしたヘテロ接合サイリスタの製造方
法を提供することを目的とする。
型のエピタキシヤルの結晶成長を行わずに簡易な
方法で高性能のヘテロ接合バイポーラサイリスタ
を得るようにしたヘテロ接合サイリスタの製造方
法を提供することを目的とする。
（実施例）
以下この発明の一実施例を第１図および第２図
を参照して説明する。
を参照して説明する。
第１図は半導体ヘテロ接合サイリスタの各層の
深さ方向の不純物濃度の分布を示している。この
図に示すように、D3以上の深さにはＮ型の高濃
度基板材料（N+層）がある。一方、その上のD2
D3間に低濃度ｎ型エピタキシヤル層（n- 1層）、そ
の上のD1D2間に高濃度ｎ型エピタキシヤル層
（n+層）、その上のD0D1間に低濃度ｎ型エピタキ
シヤル層（n- 2層）を結晶成長させる。
深さ方向の不純物濃度の分布を示している。この
図に示すように、D3以上の深さにはＮ型の高濃
度基板材料（N+層）がある。一方、その上のD2
D3間に低濃度ｎ型エピタキシヤル層（n- 1層）、そ
の上のD1D2間に高濃度ｎ型エピタキシヤル層
（n+層）、その上のD0D1間に低濃度ｎ型エピタキ
シヤル層（n- 2層）を結晶成長させる。
このように行うと、同一型のエピタキシヤル成
長であるので、各層間の汚染の問題、たとえば異
型不純物間の補償の問題や反転の問題などは少な
くなり、したがつて同一炉内で一回の工程で順次
結晶成長させることができる。したがつて、工程
の簡易化・高速化と同時に、炉外に出すことがな
いため各層間の汚染の問題や不整合の問題が減少
し、良質の界面の成長が可能となる。
長であるので、各層間の汚染の問題、たとえば異
型不純物間の補償の問題や反転の問題などは少な
くなり、したがつて同一炉内で一回の工程で順次
結晶成長させることができる。したがつて、工程
の簡易化・高速化と同時に、炉外に出すことがな
いため各層間の汚染の問題や不整合の問題が減少
し、良質の界面の成長が可能となる。
第２図は各層の深さ方向のエネルギーギヤツプ
の分布の一例を示す。この例では、D3以上の深
さの基板が大きいエネルギーギヤツプEg4を有す
る層となつており、この層から順次表面層に近づ
くに従つて、小さなエネルギーギヤツプEg3，
Eg2の２層と、最も大きなエネルギーギヤツプ
Eg1の１層とになつている。ここで、不可欠の用
件は、n- 2層とn+層をエミツタとし、n+層とn- 1層
をベース層またはコレクタ層とした場合、D0D1
間とD3以上のエミツタ層（n- 2層）とエミツタ層
（N+層）のエネルギーギヤツプEg1とEg4を、D1
D2間とD2D3間のベース層（n+層とn- 1層）のエネ
ルギーギヤツプEg2とEg3よりもやや大きくする
ということである。ただし、基板N+は、小エネ
ルギーギヤツプのn+基板を用いて大エネルギー
ギヤツプのN+層をエピタキシヤル成長したもの
でもよい。この場合は、４層の成長層となる。
の分布の一例を示す。この例では、D3以上の深
さの基板が大きいエネルギーギヤツプEg4を有す
る層となつており、この層から順次表面層に近づ
くに従つて、小さなエネルギーギヤツプEg3，
Eg2の２層と、最も大きなエネルギーギヤツプ
Eg1の１層とになつている。ここで、不可欠の用
件は、n- 2層とn+層をエミツタとし、n+層とn- 1層
をベース層またはコレクタ層とした場合、D0D1
間とD3以上のエミツタ層（n- 2層）とエミツタ層
（N+層）のエネルギーギヤツプEg1とEg4を、D1
D2間とD2D3間のベース層（n+層とn- 1層）のエネ
ルギーギヤツプEg2とEg3よりもやや大きくする
ということである。ただし、基板N+は、小エネ
ルギーギヤツプのn+基板を用いて大エネルギー
ギヤツプのN+層をエピタキシヤル成長したもの
でもよい。この場合は、４層の成長層となる。
以上のようなエピタキシヤル成長を行つた後、
第１図のような不純物濃度分布を有するようにｐ
型の不純物を表面D0より表面濃度N4で拡散させ
る。この場合のｐ型不純物濃度分布の要件は、
D0D1間のn- 2層とD2D3間のn- 1層でｐ型濃度が大き
く、D1D2間のn+層ではｐ型濃度の方が小さいよ
うにすることである。このような拡散を行うと、
１回の拡散工程でpnpn型の接合が得られる。
第１図のような不純物濃度分布を有するようにｐ
型の不純物を表面D0より表面濃度N4で拡散させ
る。この場合のｐ型不純物濃度分布の要件は、
D0D1間のn- 2層とD2D3間のn- 1層でｐ型濃度が大き
く、D1D2間のn+層ではｐ型濃度の方が小さいよ
うにすることである。このような拡散を行うと、
１回の拡散工程でpnpn型の接合が得られる。
なお、この拡散は、一度、表面付近のn- 2層内
にイオン注入した後に行つてもよい。また、空間
的に選択的に不純物導入を行つてもよい。
にイオン注入した後に行つてもよい。また、空間
的に選択的に不純物導入を行つてもよい。
このようにして作られたサイリスタは、少なく
とも一方のベース層が高濃度であるためそのベー
ス抵抗が小さく、かつまたワイドギヤツプエミツ
タであるため高い注入効率が得られ従つて高性能
のトランジスタ作用を含むサイリスタを同時に得
られる。
とも一方のベース層が高濃度であるためそのベー
ス抵抗が小さく、かつまたワイドギヤツプエミツ
タであるため高い注入効率が得られ従つて高性能
のトランジスタ作用を含むサイリスタを同時に得
られる。
なお、以上の方法はpnpn型サイリスタを得る
場合についてであるが、同様にしてnpnp型サイ
リスタも容易に得ることができる。すなわち、不
純物濃度分布におけるｎとｐとを置換すればよ
く、具体的には、基板にP+型を用いｐ型エピタ
キシヤル成長を行い、ｎ型不純物拡散を行えばよ
い。
場合についてであるが、同様にしてnpnp型サイ
リスタも容易に得ることができる。すなわち、不
純物濃度分布におけるｎとｐとを置換すればよ
く、具体的には、基板にP+型を用いｐ型エピタ
キシヤル成長を行い、ｎ型不純物拡散を行えばよ
い。
また、上記半導体材料は一般に化合物半導体を
適用することが一般的であるが、これに限定され
るものではない。
適用することが一般的であるが、これに限定され
るものではない。
さらに、上記素子と同一基板上に選択的に多数
個のサイリスタとして作成できるので、集積回路
も製作可能であることは詳述するまでもない。
個のサイリスタとして作成できるので、集積回路
も製作可能であることは詳述するまでもない。
また、第１図は各層間で急峻な変化を示した
が、よりなだらかな変化の分布でもよいことは勿
論である。
が、よりなだらかな変化の分布でもよいことは勿
論である。
（発明の効果）
以上詳述したようにこの発明の方法によれば、
同一型のエピタキシヤル成長のみを用いているの
で各層間の不純物の汚染がなく、かつ１回の成長
で各層を得ることも可能であるため層間の界面の
質が良好なものを得られ、かつワイドギヤツプエ
ミツタであるため高性能のサイリスタが得られ、
しかも簡易な製法である利点を有する。この発明
の方法は単体のみならず、集積化回路の製法とし
ても利用できる。
同一型のエピタキシヤル成長のみを用いているの
で各層間の不純物の汚染がなく、かつ１回の成長
で各層を得ることも可能であるため層間の界面の
質が良好なものを得られ、かつワイドギヤツプエ
ミツタであるため高性能のサイリスタが得られ、
しかも簡易な製法である利点を有する。この発明
の方法は単体のみならず、集積化回路の製法とし
ても利用できる。
第１図および第２図はこの発明のヘテロ接合サ
イリスタの製造方法の一実施例を説明するための
図で、第１図はサイリスタの各層の深さ方向の不
純物濃度分布を示す図、第２図はサイリスタの各
層の深さ方向のエネルギーギヤツプの分布の一例
を示す図である。
イリスタの製造方法の一実施例を説明するための
図で、第１図はサイリスタの各層の深さ方向の不
純物濃度分布を示す図、第２図はサイリスタの各
層の深さ方向のエネルギーギヤツプの分布の一例
を示す図である。
Claims (1)
- １ ｎ型またはｐ型の一方のみの型を有する基板
上に、これと同一の型のみを有しかつ高不純物濃
度のベース層を含むヘテロ接合エピタキシヤル層
を成長させる工程と、このヘテロ接合エピタキシ
ヤル層にｐ型またはｎ型の一方のみの不純物拡散
を行うことによつてpnpnまたはnpnp型のヘテロ
接合を形成する工程とを具備してなるヘテロ接合
サイリスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2380083A JPS59151461A (ja) | 1983-02-17 | 1983-02-17 | ヘテロ接合サイリスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2380083A JPS59151461A (ja) | 1983-02-17 | 1983-02-17 | ヘテロ接合サイリスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59151461A JPS59151461A (ja) | 1984-08-29 |
| JPH0451973B2 true JPH0451973B2 (ja) | 1992-08-20 |
Family
ID=12120392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2380083A Granted JPS59151461A (ja) | 1983-02-17 | 1983-02-17 | ヘテロ接合サイリスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59151461A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0390016U (ja) * | 1989-12-28 | 1991-09-13 |
-
1983
- 1983-02-17 JP JP2380083A patent/JPS59151461A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59151461A (ja) | 1984-08-29 |
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