JPH0338903A - 電界効果トランジスタ増幅器 - Google Patents

電界効果トランジスタ増幅器

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JPH0338903A
JPH0338903A JP1174631A JP17463189A JPH0338903A JP H0338903 A JPH0338903 A JP H0338903A JP 1174631 A JP1174631 A JP 1174631A JP 17463189 A JP17463189 A JP 17463189A JP H0338903 A JPH0338903 A JP H0338903A
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野口　務
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電界効果トランジスタ（ＦＥＴ）増幅器に関し
、特にゲート接地ＦＥＴ増幅器のバイアス回路に関する
。
〔従来の技術〕
第３図は従来のＦＥＴ増幅器を示す回路図である。第３
図において、本実施例のＦＥＴ増幅器は、ゲートを接地
したＦＥＴ３のソースを入力端子５となし、ＦＥＴ３の
ドレインを出力端子６となし、ドレインのバイアスのた
めの抵抗４を接続し、この抵抗の一端をＶＤＤ電源端子
８となし、一方ソースは、チョークのインダクタンス１
と抵抗２とを介して、ＶＳＳ電源端子７に接続されてい
る。
このような従来のバイアス回路はチョークインダクタン
スのみ、あるいは抵抗２とチョークインダクタンスｌと
を組合せた回路を用い、ソース電位を制御して、ＦＥＴ
３の動作点を決定していた。
〔発明が解決しようとする課題〕
前述した従来のバイアス回路は、大きなインダクタンス
あるいは負の電源Ｖ３３が必要となる欠点がある。
本発明の目的は、前記欠点が解決され、負電源を必要と
せず、また集積化に適さないインダクタンスを必要とせ
ず、集積化に適した素子を用いたＦＥＴ増幅器を提供す
ることにある。
〔課題を解決するための手段〕
本発明のＦＥＴ増幅器の構成は、ゲート接地の第１の電
界効果トランジスタのソースに、このトランジスタより
飽和電流の少ない第２の電界効果トランジスタのドレイ
ンを接続し、第２の電界効果トランジスタのゲート及び
ソースを接地したことを特徴とする。
〔実施例〕
次に、本発明について図面を用いて説明する。
第１図は本発明の第１の実施例のＦ’ＥＴ増幅器を示す
回路図である。第１図において、本実施例のＦＥＴ増幅
器は、Ｆ’ＥＴ１３のソースが入力端子１２に、ドレイ
ンが出力端子１６と抵抗１４を介してＶＤＤ電源端子１
５にそれぞれ接続されている。ＦＥＴＩＩのドレインが
、ＦＥＴ１３のソースに接続されている。ゲートとソー
スとを接続したこのＦＥＴＩＩを、入力端子１２と接地
との間に接続し、ゲート接地ＦＥＴ１３の動作電流を、
このＦＥＴＩＩにより設定するバイアス回路が示されて
いる。このＦＥＴ−１１のゲート幅を、５０μｍ、ＦＥ
Ｔ１３のゲート幅を２００μｍに設定すると、ＦＥＴ１
３は飽和電流Ｉ　Ｄｓｓの１／４の電流で動作し、入力
端子１２のＤＣ！圧は自動的にＦＥＴ１３にＩ　ｎｓｓ
　／　４が流れる電圧に設定される。例えば、ＦＥＴ１
３のしきい値電圧が一１Ｖの場合、約＋０．７Ｖに設定
されるとよい。
第２図は本発明の第２の実施例のＦＥＴ増幅器を示す回
路図である。
第２図において、本実施例のＦＥＴ増幅器は、前記第１
の実施例の回路に、ゲートバイアス電圧設定用抵抗２１
．２２の直列体を出力端子１６と接地間に追加し、さら
に、ゲートをＰＦ的に接地するためのキャパシタ２３を
付加している。その他の回路は、第１図と同様である。
本実施例では、バイアス抵抗２１と２２の抵抗値比、Ｒ
＋：Ｒｔを変えることにより、ＦＥＴ１３のゲートのＤ
Ｃ電位を制御することが可能であり、これにより入力端
子１２の電位を制御することが出来る。
〔発明の効果〕
以上説明したように、本発明は、トランジスタを用いて
バイアス回路を構成することにより、バイアス回路の小
型化を図ることが出来、ＩＣ化が容易となる効果が有る
。
【図面の簡単な説明】
第１図は本発明の第１の実施例の電界効果トランジスタ
増幅器を示す回路図、第２図は本発明の第２の実施例を
示す回路図、第３図は従来のＦＥＴ増幅器を示す回路図
である。 ■・・・・・・チョークインダクタンス、２，４゜１４
．２１．２２・・・・・・抵抗、３，１１．１３・・・
・・・ＦＥＴ、５，１２・・・・・・入力端子、６，１
６・・・・・・出力端子、７・・・・・・Ｖ１１８電源
端子、８，１５・・・・・・■ＤＤ電源端子、２３・・
・・・・キャパシタ。

Claims (1)

    【特許請求の範囲】
  1. ゲートが接地された第１の電界効果トランジスタのソー
    スに、前記第１の電界効果トランジスタより飽和電流の
    少ない第２の電界効果トランジスタのドレインを接続し
    、前記第２の電界効果トランジスタのゲート及びソース
    を接地したことを特徴とする電界効果トランジスタ増幅
    器。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008212730A (ja) * 2008-06-12 2008-09-18 Aruze Corp 遊技機

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