JPH0338766B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は増幅素子のバイアス制御回路に関し、
特にSEPP（シングルエンデツドプツシユプル）
構成の増幅器のアイドル電流の調整に用いて好適
なバイアス制御回路に関する。

電力増幅器にはＢ級SEPP方式の出力段とする
ことが多い。この場合出力増幅素子であるトラン
ジスタの直流バイアス電流であるアイドル電流を
定めるバイアス回路においては、温度変化や経時
変化によりアイドル電流が大きくバラつき、また
温度補償を行つた場合には信号による過渡熱に対
し温度補償が追従できず、信号の大小によりバイ
アスが変化していわゆるサーマルデイストーシヨ
ン（熱的混変調歪）を発生する。更にはまた、回
路電源投入時からアイドル電流が一定になるまで
には非常に時間がかかり、回路の安定性が悪くな
る。

更に、出力トランジスタ素子がカツトオフとな
るのを防止するために自動可変バイアス回路が付
加されていわゆるノンスイツチングサーボ回路と
されることがあるが、この回路方式では原理的に
は正帰還を応用した回路であるために、上記欠点
の他にアイドル電流の不安定及びバラツキを助長
することになつて不都合である。

本発明の目的は増幅素子の直流バイアス電流を
略一定化するようにして回路の安定化を図り得る
バイアス制御回路を提供することである。

本発明による増幅素子のバイアス制御回路は、
増幅素子に流れる直流バイアス電流と増幅素子に
流れる信号電流との和電流に応じた出力を発生す
る和電流検出手段と、信号電流に応じた出力を発
生する信号電流検出手段と、信号電流検出手段及
び和電流検出手段の各出力と所定基準レベルとに
より信号電流の成分を打ち消すように加減算を行
なつて直流バイアス電流に応じた誤差出力を発生
する演算手段ととを含み、この誤差出力により増
幅素子の直流バイアスを制御するようにしたこと
を特徴としている。

以下に本発明を図面により説明する。

第１図は本発明の実施例を説明するブロツク図
であり、SEPP構成の電力増幅器に適用した場合
が示されている。１は電圧増幅段であり、この増
幅出力はバイアス回路２を介してSEPP構成の電
力増幅段３へ入力される。トランジスタQ₁及び
Q₃が、またトランジスタQ₂及びQ₄が夫々ダーリ
ントン接続されており、トランジスタQ₃及びQ₄
の出力であるエミツタが夫々出力抵抗R₁及びR₂
を介して回路出力OUTにおいて共通接続され、
図示せぬスピーカ等の負荷を駆動する。尚、回路
出力OUTは直流電位が零となるようにNFB（負
帰還）が施されることは一般の回路と同様であ
る。

出力トランジスタQ₃，Q₄の両エミツタ間に生
ずる電圧を１入力とする演算回路５が設けられて
おり、また出力トランジスタQ₃及びQ₄の少くと
も１方に流れる信号電流を検出すべく直線検波回
路４が設けられている。この直線検波回路４によ
る検出出力が演算回路５へ入力されており、先の
出力トランジスタの両エミツタ間電圧と更には基
準電圧E₀との加減算処理が行われる。この演算
により、トランジスタQ₃，Q₄のアイドル電流に
対応した検出レベルと基準レベルE₀との差が発
生されるように当該演算回路５を構成しておき、
この差出力を用いてバイアス回路２を制御してト
ランジスタQ₁，Q₂のベースバイアスを調整すれ
ば、結果として出力トランジスタQ₃，Q₄のアイ
ドル電流がそれに応じて制御される。従つてこの
負帰還ループにより出力トランジスタのアイドル
電流は基準電圧E₀により定まる電流に常に一定
に維持されて、自動バイアス制御が可能となる。

第２図は第１図の回路の具体例を示す図であ
り、第１図と同等部分は同一符号により示されて
いる。バイアス回路２は、トランジスタQ₁，Q₂
のベース入力間（ａ−ｂ間）に互いに直列接続さ
れたコンプリメンタリなトランジスタQ₇，Q₈と、
この両トランジスタQ₇，Q₈の両ベース間に設け
られたトランジスタQ₉を有し、このトランジス
タQ₉のベースに演算回路５による誤差出力が印
加されて可変バイアス回路として動作する。

直線検波回路４は正側トランジスタQ₃に流れ
る正極性の信号電流i₁を検波するよう構成されて
いる。すなわち、出力トランジスタQ₃，Q₄の両
エミツタ間に抵抗R₁，R₂より極めて大でかつ互
いに等しい抵抗R₃，R₄を直列に接続し、この直
列接続点の信号電流を抵抗R₅を介してオペアン
プA₁の逆相入力へ印加するようにしている。こ
のオペアンプA₁の正相入力は回路出力OUTに接
続されており、このアンプA₁はダイオードD₁，
D₂及び抵抗R₆と共に直線検波器を構成している。
この検波出力は加算抵抗R₁₀を介して演算回路５
のオペアンプA₂の逆相入力となつている。

また、演算回路５の基準電圧E₀が、抵抗R₉を
介してオペアンプA₂の逆相入力となる。更に、
トランジスタQ₃のエミツタ抵抗R₁の両端電圧が
加算抵抗R₈を介してオペアンプA₂の逆相入力と
なつており、回路出力OUTがアンプA₂の正相入
力となる。オペアンプA₂の出力と逆相入力との
間には抵抗R₁₁及び高域発振防止用の位相補償用
コンデンサC₁の並列回路が接続されている。当
該演算回路５による誤差出力が可変バイアス回路
２の制御信号として用いられる。

かかる構成において、トランジスタQ₃のエミ
ツタ抵抗R₁の両端に発生する電圧ν_R1は、アイド
ル電流I_dと正極性の信号電流i₁との和電流に比例
したものとなり、 ν_R1＝R₁・（I_d＋i₁） …(1) で表わされる。また、同様にトランジスタQ₄の
エミツタ抵抗R₂の両端に発生する電圧ν_R2はアイ
ドル電流I_dと負極性の信号電流i₂との和信号に比
例したものとなり、 ν_R2＝R₂（I_d＋i₂） …(2) で表わされる。抵抗R₃に生ずる電圧ν_R3は、R₃，
R₄≫R₁，R₂とすると、 ν_R3＝（ν_R1＋ν_R2）R₃／（R₃＋R₄）＝｛R₁（I_d＋i₁）
＋R₂（I_d＋i₂）｝×R₃／（R₃＋R₄）…(3) となり、抵抗R₃，R₄の接続点の出力OUTに対す
る電位Δν（直流アイドル電流に比例する検出電
流）は、 Δν＝ν_R1−ν_R3＝R₁（I_d＋i₁）−｛R₁（I_d＋i₁）＋R₂
（I_d＋i₂）｝R₃／（R₃＋R₄）…(4) の如く表わすことができる。この(4)式において
R₁＝R₂，R₃＝R₄とすると、 Δν＝（R₁i₁−R₂i₂）／２＝R₁（i₁−i₂）／２ …(5) となる。この電位Δνを直線検波回路４において
正極性のみの信号成分i₁を得るようにすれば、直
線検波回路４の検波出力ν_DETは、 ν_DET＝−（R₆／R₅）R₁i₁／２ …(6) として得られる。(1)，(6)式に示した出力ν_R1，ν_DET
が基準電圧−E₀と演算回路５において加減算さ
れる。よつて、演算回路５の出力ν_Eは、 ν_E＝−（R₁₁／R₈）ν_R1−（R₁₁／R₁₀）×ν_DET＋
（R₁₁／R₉）E₀＝−（R₁₁／R₈）R₁（I_d＋i₁） ＋（R₁₁／R₁₀）（R₆／2R₅）R₁i₁＋（R₁₁／R₉）
E₀…(7) ここで、i₁が打ち消されるように、 １／R₈＝R₆／2R₁₀R₅＝１／R₉ となるように各定数を設定すれば、 ν_E＝−（R₁₁／R₈）（R₁I_d−E₀） …(8) とすることが可能となり、よつてトランジスタ
Q₁に流れるアイドル電流I_dの検出出力R₁・I_dと基
準電圧レベルE₀との誤差を表わすことになる。

この誤差出力ν_Eにより可変バイアス回路２のト
ランジスタQ₉の導通状態が制御されて、結果と
して出力トランジスタQ₃，Q₄に流れる電流が、
(8)式から分るようにI_d＝E₀／R₁なる一定の値に維
持制御されるものである。以上は正の半サイクル
について述べたが、負の半サイクルでは正の検波
回路４の出力はゼロとなり、演算回路５が基準電
圧E₀とR₁I_dとの差を増幅してフイードバツクす
る。よつて、このときもI_d＝E₀／R₁となつて出力
トランジスタQ₃，Q₄に流れる電流は一定となり、
トランジスタQ₁〜Q₄は常に遮断することなくノ
ンスイツチング動作をするようになる。

第２図においては正側の出力トランジスタQ₃
に流れる電流成分のみを検出してバイアス制御す
るようにしたが、負側の出力トランジスタQ₄の
電流成分によりバイアス制御しても良い。また、
正負両トランジスタQ₃，Q₄の電流を夫々別個に
検出してそれぞれ誤差信号を発生するようにし、
共通の可変バイアス回路２を制御しても良い。

第３図は可変バイアス回路の他の例を示す図で
あり、Ａは正負両トランジスタの電流を夫々検出
して誤差信号を発生せしめ、可変バイアス用トラ
ンジスタQ₇，Q₈の導通状態を夫々制御するもの
である。Ｂは第２図の回路に用い得るもので、単
一のトランジスタQ₉のベースに正負トランジス
タの一方の電流による誤差信号を印加して制御す
る方式であり、簡易型回路である。ＣはＡのバイ
アス回路２を更に変形した例であり、トランジス
タQ₇，Q₁₀の導通状態を正側の誤差信号により、
またトランジスタQ₈，Q₉の導通状態を負側の誤
差信号により夫々制御している。

第４図は本発明の他の実施例の回路図であり、
第１，２図と同等部分は同一符号により示されて
いる。本例では、直線検波回路４（４′）と演算
回路５（５′）とを併合して回路の簡素化を図る
と共に、正負両検波方式としたものである。正側
の検波及び演算回路が４（５）で示されており、
負側のそれが４（５′）で示されている。そして
両誤差検出出力が、トランジスタQ₁₁〜Q₁₄より
成る可変バイアス回路２トランジスタQ₁₃，Q₁₄
の各ベースに印加されて、出力トランジスタQ₃，
Q₄のアイドル電流I_dを一定値E₀／R₁に制御する。

尚、第４図の可変バイアス回路２の構成は公知
のノンスイツチング動作のための自動可変バイア
スとしても動作するものである。すなわち、トラ
ンジスタQ₁，Q₃への入力信号が正極性になつて
トランジスタQ₂，Q₄がカツトオフへ移行しよう
とすると、トランジスタQ₁₃のエミツタ抵抗を介
しかつトランジスタQ₁₃を通つて電流が増加する
方向へ流れる。よつてトランジスタQ₁₁のベース
電位は低下してこのトランジスタQ₁₁のインピー
ダンスが増大する。故に、ａ−ｂ間の電圧は大と
なつてトランジスタQ₂，Q₄のカツトオフが防止
されるものである。正側トランジスタQ₁，Q₃の
カツトオフも同様に防止されて、いわゆるノンス
イツチングが可能となり、スイツチング歪の防止
やスイツチ動作による速度低下が防止されるもの
である。

叙上の如く、本発明によれば増幅素子の直流バ
イアス電流を一定に維持し得るので、バリスタ等
による温度補償回路の付加が必要なくなつて無調
整となる。また、電源投入時に直ちに一定の直流
バイアス値となり、バラツキもなくなる。更に
は、過渡熱による温度変化によるサーマルデイス
トーシヨンが防止される。

また、スイツチング歪の発生しない常に安定な
ノンスイツチング動作のＢ級SEPP型増幅回路が
得られることになる。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、第２図は
第１図の回路の具体例を示す図、第３図Ａ〜Ｃは
可変バイアス回路の例を夫々示す図、第４図は本
発明の他の実施例の回路図である。 主要部分の符号の説明、２……可変バイアス回
路、３……SEPP出力回路、４……直線検波回
路、５……演算回路。

Claims (1)

1. 【特許請求の範囲】 １ 増幅素子に流れる直流バイアス電流と前記増
   幅素子に流れる信号電流との和電流に応じた出力
   を発生する和電流検出手段と、前記信号電流に応
   じた出力を発生する信号電流検出手段と、前記信
   号電流検出手段及び前記和電流検出手段の各出力
   と所定基準レベルとにより前記信号電流の成分を
   打ち消すように加減算を行なつて前記直流バイア
   ス電流に応じたレベルと所定基準レベルとの差に
   応じた誤差出力を発生する演算手段と、前記誤差
   出力に応じて前記増幅素子の直流バイアスを制御
   する可変バイアス手段とを含み、直流バイアス電
   流を略一定に制御するようにしたことを特徴とす
   るバイアス電流制御回路。 ２ 前記増幅素子は互いに出力が夫々出力抵抗を
   介して増幅回路出力に共通接続された１対のシン
   グルエンデツドプツシユプル構成の増幅素子であ
   り、前記和電流検出手段は前記出力抵抗の両端電
   圧を前記和電流に応じた出力とするように構成さ
   れており、前記信号電流検出手段は前記増幅素子
   の互いの出力間に設けられた検出用抵抗と、この
   抵抗の中間点から導出された信号を検波する検波
   器とを有し、前記検波器の出力を前記信号電流に
   応じた出力とするように構成されていることを特
   徴とする特許請求の範囲第１項記載のバイアス制
   御回路。