JPH0338735B2 - - Google Patents
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- JPH0338735B2 JPH0338735B2 JP16976781A JP16976781A JPH0338735B2 JP H0338735 B2 JPH0338735 B2 JP H0338735B2 JP 16976781 A JP16976781 A JP 16976781A JP 16976781 A JP16976781 A JP 16976781A JP H0338735 B2 JPH0338735 B2 JP H0338735B2
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- film
- amorphous silicon
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- manufacturing
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- Expired
Links
- 239000010408 film Substances 0.000 claims description 28
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 5
- 239000010409 thin film Substances 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 claims description 4
- 239000011248 coating agent Substances 0.000 claims description 3
- 238000000576 coating method Methods 0.000 claims description 3
- 229920002120 photoresistant polymer Polymers 0.000 claims description 3
- 238000000206 photolithography Methods 0.000 claims description 2
- 238000004806 packaging method and process Methods 0.000 claims 1
- 238000000059 patterning Methods 0.000 claims 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 6
- 238000002161 passivation Methods 0.000 description 5
- 239000002253 acid Substances 0.000 description 3
- 150000002148 esters Chemical class 0.000 description 3
- 238000009835 boiling Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910017855 NH 4 F Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003960 organic solvent Substances 0.000 description 1
- ISWSIDIOOBJBQZ-UHFFFAOYSA-N phenol group Chemical group C1(=CC=CC=C1)O ISWSIDIOOBJBQZ-UHFFFAOYSA-N 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
- 238000007738 vacuum evaporation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【発明の詳細な説明】
本発明は薄膜トランジスタの製造方法に係り、
特に高密度、高歩留りを可能とする改良された製
造方法に関する。
特に高密度、高歩留りを可能とする改良された製
造方法に関する。
従来技術においては絶縁基板に形成された電極
上にゲート絶縁膜、アモルフアスシリコン膜、お
よびパツシベーシヨン用酸化シリコン膜を積層し
てレジストをコーテイングし、フオトリソグラフ
イーによりパターン形成を行なつていた。この場
合ポジ型レジストとして一般的な１・２・３ジア
ゾスルホン酸エステル類を使用した場合は最上層
の酸化シリコン膜と密着性が悪く、エツチング液
がレジスト膜と酸化シリコン膜の間にしみ込み、
パターン形成が困難である。一方、ネガ型レジス
トとして一般的なビスアジド類添加ゴム系を使用
した場合は密着性は良いが、剥離工程において人
体に有害なフエノール系有機溶剤による煮沸処理
が必要であり、安全衛生、公害上の問題および煮
沸時の高温によるアモルフアスシリコン膜の特性
劣化の問題がある。また、微細パターン形成に有
効なリフトオフ法の使用が困難である。
上にゲート絶縁膜、アモルフアスシリコン膜、お
よびパツシベーシヨン用酸化シリコン膜を積層し
てレジストをコーテイングし、フオトリソグラフ
イーによりパターン形成を行なつていた。この場
合ポジ型レジストとして一般的な１・２・３ジア
ゾスルホン酸エステル類を使用した場合は最上層
の酸化シリコン膜と密着性が悪く、エツチング液
がレジスト膜と酸化シリコン膜の間にしみ込み、
パターン形成が困難である。一方、ネガ型レジス
トとして一般的なビスアジド類添加ゴム系を使用
した場合は密着性は良いが、剥離工程において人
体に有害なフエノール系有機溶剤による煮沸処理
が必要であり、安全衛生、公害上の問題および煮
沸時の高温によるアモルフアスシリコン膜の特性
劣化の問題がある。また、微細パターン形成に有
効なリフトオフ法の使用が困難である。
本発明は最上層の酸化シリコン膜の上に更に
100Å〜600Åのアモルフアスシリコン膜を積層
し、レジストをコーテイングすることにより１・
２・３ジアゾスルホン酸エステル類のレジストに
おいても密着性を良好とし、剥離またはリフトオ
フ法の使用が容易で、解像度の高い同ポジ型レジ
ストの使用を可能とするものである。
100Å〜600Åのアモルフアスシリコン膜を積層
し、レジストをコーテイングすることにより１・
２・３ジアゾスルホン酸エステル類のレジストに
おいても密着性を良好とし、剥離またはリフトオ
フ法の使用が容易で、解像度の高い同ポジ型レジ
ストの使用を可能とするものである。
次に、本発明の実施例を第１図(a)〜(e)に基づい
て説明する。まず、第１図(a)のようにガラス基板
１上に真空蒸着法およびフオトエツチング技術に
よりNi―Cr膜（厚さ〜1000Å）のゲート電極２
を形成し、その上にプラズマCVD法によりSiO2
のゲート絶縁膜（厚さ〜3000Å）３、アモルフア
スシリコン膜（厚さ〜5000Å）４、SiO2のパツ
シベーシヨン膜（厚さ〜5000Å）５、およびアモ
ルフアスシリコン膜（厚さ100Å〜600Å）を一装
置内で連続して積層形成する。アモルフアスシリ
コン膜の形成においてはSiH4を原料ガスとし、
基板温度を約300℃とすることによつて水素化さ
れた良質のアモルフアスシリコン薄膜が得られ
る。つぎに、第１図ｂのようにポジ型レジストマ
スク（AZ―1350J）７を形成し、CF4ガスを使つ
たプラズマエツチングにより前工程で連続形成さ
れた４層を一括してパタン形成する。つぎに、第
１図ｃのように別のポジ型レジストマスク（AZ
―1350J）８を形成し、CF4ガスにより最上層の
アモルフアスシリコン膜をプラズマエツチング
し、続いてHF―NH4F系エツチング液によりパ
ツシベーシヨン用SiO2膜をエツチングする。こ
のエツチング液はアモルフアスシリコンを殆どエ
ツチングしないので容易にパツシベーシヨン用
SiO2膜のみをエツチングすることができる。つ
ぎに、レジストマスク８をそのままとしてAlを
真空蒸着（厚さ〜2000Åし、リフトオフ法により
第１図ｄのようにソース電極９およびドレイン電
極１０を形成する。最後にAlのソース、ドレイ
ン電極をマスクとして、CF4のプラズマエツチン
グにより最上層のアモルフアスシリコン膜を除去
し、第１図ｅのように完成する。
て説明する。まず、第１図(a)のようにガラス基板
１上に真空蒸着法およびフオトエツチング技術に
よりNi―Cr膜（厚さ〜1000Å）のゲート電極２
を形成し、その上にプラズマCVD法によりSiO2
のゲート絶縁膜（厚さ〜3000Å）３、アモルフア
スシリコン膜（厚さ〜5000Å）４、SiO2のパツ
シベーシヨン膜（厚さ〜5000Å）５、およびアモ
ルフアスシリコン膜（厚さ100Å〜600Å）を一装
置内で連続して積層形成する。アモルフアスシリ
コン膜の形成においてはSiH4を原料ガスとし、
基板温度を約300℃とすることによつて水素化さ
れた良質のアモルフアスシリコン薄膜が得られ
る。つぎに、第１図ｂのようにポジ型レジストマ
スク（AZ―1350J）７を形成し、CF4ガスを使つ
たプラズマエツチングにより前工程で連続形成さ
れた４層を一括してパタン形成する。つぎに、第
１図ｃのように別のポジ型レジストマスク（AZ
―1350J）８を形成し、CF4ガスにより最上層の
アモルフアスシリコン膜をプラズマエツチング
し、続いてHF―NH4F系エツチング液によりパ
ツシベーシヨン用SiO2膜をエツチングする。こ
のエツチング液はアモルフアスシリコンを殆どエ
ツチングしないので容易にパツシベーシヨン用
SiO2膜のみをエツチングすることができる。つ
ぎに、レジストマスク８をそのままとしてAlを
真空蒸着（厚さ〜2000Åし、リフトオフ法により
第１図ｄのようにソース電極９およびドレイン電
極１０を形成する。最後にAlのソース、ドレイ
ン電極をマスクとして、CF4のプラズマエツチン
グにより最上層のアモルフアスシリコン膜を除去
し、第１図ｅのように完成する。
以上のように最上層にアモルフアスシリコン膜
を形成することにより１・２・３ジアゾスルホン
酸エステル類のフオトレジスト（AZ―1300シリ
ーズなど）が使用可能となり、微細パタンが形成
でき、高密度の薄膜トランジスタが高歩留りで製
造可能となる。
を形成することにより１・２・３ジアゾスルホン
酸エステル類のフオトレジスト（AZ―1300シリ
ーズなど）が使用可能となり、微細パタンが形成
でき、高密度の薄膜トランジスタが高歩留りで製
造可能となる。
第１図ａ〜ｅは本発明の実施例を工程順に説明
する図である。ここで、１はガラス基板、２はゲ
ート電極、３はSiO2のゲート絶縁膜、４はアモ
ルフアスシリコン膜、５はSiO2のパツシベーシ
ヨン膜、６はレジストの接着力強化のためのアモ
ルフアスシリコン膜、７および８はポジ型レジス
トマスク、９はソース電極、１０はドレイン電極
である。
する図である。ここで、１はガラス基板、２はゲ
ート電極、３はSiO2のゲート絶縁膜、４はアモ
ルフアスシリコン膜、５はSiO2のパツシベーシ
ヨン膜、６はレジストの接着力強化のためのアモ
ルフアスシリコン膜、７および８はポジ型レジス
トマスク、９はソース電極、１０はドレイン電極
である。
Claims (1)
- 【特許請求の範囲】 １ 絶縁基板に形成されたゲート電極上にゲート
絶縁膜、アモルフアスシリコン膜、パツシユベー
シヨン用酸化シリコン膜の３層を本記載の順序で
積層し、更にその積層体上にフオトレジストをコ
ーテイングしてフオトリソグラフイによりレジス
トマスクを形成し、しかる後前記積層体をエッチ
ングによつてパターン形成する薄膜トランジスタ
の製造方法において、 前記レジストをポジ型レジストとし、且つ該レ
ジストのコーテイング前に、前記酸化シリコン膜
上に更にアモルフアスシリコン膜を積層したこと
を特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16976781A JPS5871660A (ja) | 1981-10-23 | 1981-10-23 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16976781A JPS5871660A (ja) | 1981-10-23 | 1981-10-23 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5871660A JPS5871660A (ja) | 1983-04-28 |
| JPH0338735B2 true JPH0338735B2 (ja) | 1991-06-11 |
Family
ID=15892471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16976781A Granted JPS5871660A (ja) | 1981-10-23 | 1981-10-23 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5871660A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4741964A (en) * | 1986-07-17 | 1988-05-03 | International Business Machines Corporation | Structure containing hydrogenated amorphous silicon and process |
| JPH0640550B2 (ja) * | 1987-06-09 | 1994-05-25 | 沖電気工業株式会社 | 薄膜トランジスタの製造方法 |
-
1981
- 1981-10-23 JP JP16976781A patent/JPS5871660A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5871660A (ja) | 1983-04-28 |
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