JPH0338109A - Ｐｗｍ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複写装置の電源制御等に用いるＰＷＭ　（ｐ
ｕｌｓｅ　ｗｉｄｔｈ　ｍｏｄｕｌａｔｉｏｎ）制御装
置に関するものである。

（従来の技術〕 従来、この種のＰ　Ｗ　Ｍ　ｆ＄ＩＪ御装置のリセット
は、制御データを書き込むレジスタを単にリセットする
だけのものであった。その従来の技術を第９図に示すＰ
ＷＭ制御装置のブロック図で説明する。

図において、１はアップダウンカウンタコントロールブ
ロックであり、このブロック中に存在するアップダウン
カウンタ（以下Ｕ／Ｄカウンタと称す）のカウンタ出力
値が２の信号線を通して３のダウンカウンタのデータ入
力端子に人力されている。ダウンカウンタ３のカウンタ
出力値は４の信号線を通じて５のダウンカウント値判定
回路に人力されている。ダウンカウント値判定回路５は
、ダウンカウンタ３のカウント値及び２５の信号線上の
データ値に応じて、６の信号線−Ｅにデユーティコント
ロール信号を出力し、又１０の信号線上に、１周期のパ
ルス出力が終了し次のパルス信号形成スタートを示すロ
ート信号を出力する。

信号線６は、７のＰ　Ｗ　Ｍ　４：、守成形回路の波形
コントロール信号入力端子に接続されている。又信号線
１０は、ブロック１，３．７のロード（ＬＯＡＤ）信号
入力端子にそれぞれ接続されている。

ＰＷＭ信号成形回路７の信号出力端子は、８の信号線を
通して９の信号出力端子に接続されている。ブロック３
．５．７は同一クロックで同期がとられており、２３の
信号線を通して、ブロック３．５．７の各クロック信号
入力端子にクロックが人力される様に構成されている。

２２はＣＰＵの信号パスラインであり、このハスライン
上にＣＰＵが出力したブロック１．５のための制御デー
タは、１４のアドレス信号線。

１５のストロボ信号線−Ｅの信号のコントロールにより
ＣＰＵが１３のレジスタにセットする串か可能である。

レジスタ１３の出力は、２４及び２５の１５号線を通じ
てそれぞれブロック１．５の制御データ入力端子に接続
されている。又１３−２のリセット信号線はレジスタ１
３のリセット信号入力端子に接続されている。

次に動作について説明する。

ＣＰＵは信号パスライン２２−Ｌに第一の制御データを
出力するのと同時に信号線１４．１５に制御４５号を送
り、信号パスライン２２上のデータをレジスタ１３にセ
ットする。このデータを、アップダウンカウンタコント
ロールブロック１は信号、１ｉ１２４を、又ダウンカウ
ント値判定回路５は信号ｆｉ２５を通して取り込む。ロ
ード信号線１０にロード信３が出力されるとその立ち下
がりエツジでダウンカウンタ回路３のデータ入力端子に
、ブロック１のＵ／Ｄカウンタの出力値がセットされ、
その後アップダウンカウンタコントロールブロック１は
信号線２４上のデータ値及び信号線２６のフィードバッ
ク信号の状態を判定し、アップダウンカウンタコントロ
ールブロック１の中のＵ／Ｄカウンタの出力値を１増加
又はｌ減少又は増減なしとする３動作中の１動作を選択
し実行する。ダウンカウンタ３は、アップダウンカウン
タコントロールブロック１中のＵ／Ｄカウンタの出力値
をその最大値として、イδ号線２３上のクロ、ツタが０
か６１に立ち上がる都度に、ダウンカウンタのカウント
出力値を１ずつ減少する。そして、ダウンカウント値判
定回路５は、そのダウンカウンタ３のカウント出力値を
信号線４を通じ、信号線２３上のクロック毎にその中に
取り込み、信号線２５からのデータと比較しその一致を
判定して必要なデユーティのための信号を作成し、（３
分線６上に出力する。ＰＷＭ信号成形回路７は、イ３号
線６，１０．２３上の信号を用いて必要なデユーティの
矩形波を生成し信号ｉ！ｉ１８を通し、出力端子９に出
力する。そして、ダウンカウント値７１１定回路５は、
ダウンカウンタ３が更にカウントダウンしそのカウント
出力値が零近くのある特定の値の範囲になるとライン１
０上にロートイ３号を出力する。

この従来例においては、システムをイニシャライズする
ためオールクリア端子に加えられるリセット用信号か、
図示のようにレジスタ１３へのリセット信号線１３−２
上に直接人力されていた。

〔発明が解決しようとする：Ｊ題〕

前述の従来のＰ　Ｗ　Ｍ　＄（制御装置では、システム
全体のオールクリア端子にリセット信号が印加されると
、つぎの問題か生じる。

（ａ）システムリセット信号がノイズや電源電圧変動に
起因する疑似的信号のとき、レジスタ１３がオールクリ
アによりイニシャライズされて、それまでの制御情報か
消滅する。

（ｂ　）　ｉＦｉ記ａによってＰＷＪ言Ｘ）の動作も異
常となるか又は停止Ｅする１（により、主源動作そのも
のか不能になる。

本発明は、このような間洒を解消するためなされたもの
で、前述の疑似的リセット信桂に起因する誤動作による
悪影響を最小限とするＰＷＭ訓御装訳を提イｊ（するこ
とを目的とするものである。

（課題を解決するための手段） 本発明は、前記目的を達成するため、Ｐ　Ｗ　Ｍ　ｉｉ
、（制御装置６をつきの（１）、（２）のとおりに構成
する。

（１）つぎのａ　−ｆの構成聾素を備えたＰＷＭυ制御
装置ｙｔ ａ、ＰＷＭ出力のパルスの周期を決定するアップタウン
カウンタをイ丁するア・ンプダウンカウンタコントロー
ル部。

ｂ、前記アップタウンカウンタのデータをロードするカ
ウンタ。

Ｃ３前記カウンタのカウント値を７１定し、前記ＰＷＭ
出力のオン、オフを決定するカウント値７１１定部。

ｄ、ＣＰＵの制御のもとに、前記ＰＷＭ出力にかかる制
御データを占き込む第１のレジスタ。

ｅ、前記第１のレジスタのデータを古き込み、該データ
を前記アップダウンカウンタコントロール部及び前記カ
ウント値’Ｉ’ｌｌ定部へ供給する第２のレジスタ。

ｆ、リセット信号を受けて、前記第１のレジスタをリセ
ットすると共に、該リセット信号を記惧し、その記四さ
れているｆｌｉ号で第１のレジスタから第２のレジスタ
へのｔ）き込みを９．トするル制御部。

〈２）前記（１）において、ＣＰＵの；νｊ御のもとに
、第２のレジスタのデータを読み出す１段を備えたＰＷ
Ｍ制御装置。

〔作用） 前記（１）、（２）の構成により、疑似的か否かにかか
わらず、リセット信号を受けて、第１のレジスタをリセ
ットし、第２のレジスタの新たな＋１）き込みを禁止し
、第２のレジスタにル制御データを保存する。又、（２
）の構成によれば、史に保存されている制御データを必
要時に読み出す。

（実施例） 以下本発明を実施例て説明する。

第１図は、本発明の第１実施例である、“ＰＷＭ制御装
置”のブロック図である。尚、本失施例のＰＷＭ制御装
置は、ｃｐｕとｊ（に同一チップヒに形成されているも
のである。

第９図の従来例に比較して、１１ａ、１２の回路が追加
されているので、その１（によって生しる動作の変更に
関し、以−ドに説明し、従来例と同じ動作を行う部分に
関してはここでの説明を省略する。

１２は、不図示のＣＰＵとＰＷＭ制御回路の同期を行う
（レジスタ１３の書換え中、制御データの取り出しを禁
止する）ためのラッチ回路（第２のレジスタ）であり、
レジスタ１３（ｉｔのレジスタ）にセットされた制御デ
ータを１８．１９の信号線を通じラッチし、その出力が
信号線２０゜２１を通じてブロック１及び５の制御デー
タ入力端子に伝えられている。又、ｌｌａはレジスタ１
３、同期用ラッチ１２の制御回路であり、信５Ｊ線１６
．１７を通じてラッチ１２．レジスタ１３に各々制御信
号を出力する。このｉ制御回路１１ａには他に１０．１
４，１５．１３−２の４３号線か接続されている。制御
回路１１ａは、信号線１０からロ：ド信号を、信号線１
４からアドレス信号を、信号ｉ！１ｌ１５からストロボ
信号を、又イ３号ラミ３−２からリセット信号を取りこ
み、信号線１６．１７上に出力する制御信号を生成する
。なお、ロード信号が出力されているときは、１゜５．
７の各ブロックは、信号線２０．２１上のデータ、パス
ライン２２上のデータか変化しても、誤動作しない構成
となっている。１１ａ。

１２．１３のブロック以外は従来例と同しなので説明は
省略し、特にｌｌａ、１２．１３のブロック部分の動作
に関し説明するため、第２図に、１１ａの内部回路を具
体的に示す。

制御回路１１ａは、図示のように２６の３人力アンドゲ
ート回路と２７の２人力アンドゲート回路と２８のイン
バータ回路及び１１−１のＲ−Ｓフリップフロップから
なり、回路２７の出力端子が信号線１７に接続され、そ
の一方の入力端子が信号線１５に、他方の入力端子が信
号線１４に接続されている。又、３人力アンドゲート回
路２６の出力端子は信号線１６を介しラッチ１２に接続
され、その第１の入力端子に信号線１０が接続され、第
２の入力端子にはインバータ２８の出力端子が接続され
、インバータ２８の入力端子は信号線１４に接続されて
いる。Ｒ−Ｓフリップフロップ１１−１は、セット入力
端子Ｓに信号線１３−２が接続され、リセット入力端子
Ｒに信号線１５が接続され、又Ｑ出力端子に３人力アン
ドゲート回路２６の第３の入力端子が接続されている。

信号線１３−２は又そのままレジスタ１３のリセット信
号入力端子Ｒに接続されている。

次に動作について説明する。第３図にそのタイムチャー
トを示す。

不図示のＣＰＵかレジスタ１３に制御データを書込むと
きには、レジスタ１３のアドレスを選択するためのアド
レス信号がＣＰＵより信号線１４に出力される。そのア
ドレス信号の立ち上がるタイミングなｔｏとする。ｔｏ
からｔα後のｔ、のタイミングで信号線１５上にストロ
ボ信号が出力され、七〇からアドレス信号が立ち下がる
までの区間すなわちＴＩ４のタイミングで信号パスライ
ン２２上に出力されるレジスタ１３への書換えデータを
レジスタ１３内にとりこむ。

信号線１４上に１が立っている区間、即ちＴ。

の範囲内で信号線１０の信号が０から１、そして１から
０に変化するときは、インバータ２８によりアンドゲー
ト２６の第２の入力端子が０となっているため、ラッチ
１２の内容は書きかわらずもとのデータＡ１のままとな
る。

さて、信号線１５上の信号の値がＴＩ４の範囲内にある
ｔ２のタイミングに１となり、その後ｔ３で０となると
、信号バス２２上のデータＡ２がレジスタ１３上にセッ
トされる。その１１　Ｔ　４のタイミングで信号線１４
上の信号が１から０に変化し、ざらにｔβ後ｔ５のタイ
ミングで信号線１０上に１が立つと、そのタイミングで
レジスタ１３上のＡ２のデータはラッチ回路１２がスル
ーの状態になるため、信号線２０．２１上へ出力される
。そして、ｔ５からｔγたったｔ＠のタイミングで信号
線１０上の信号が１から０に変化し、Ａ２のデータが同
期用ラッチ１２にラッチされる。ただし、このデータ書
換えの場合、ＣＰＵとＰＷＭ回路は同期がとられており
、信号＠１０上のロード信号は、信号線１４上の信号が
ＨからＬ又はＬからＨへ変化するタイミングでは、必ず
しとなる（負論理の回路のときはＨとなる）ものとする
。又、ｔαの方が必ずｔγより大であり、又、信号線１
４上がＬであるタイミングの方がｔαより大とする。

この様な動作状態下でシステムをイニシャライズするた
めリセット用信号がリセット信号線１３−２上に加わる
と、Ｒ−Ｓフリップフロップ１１−１がセットされる。

又レジスタ１３もリセットされる。その結果Ｒ−Ｓフリ
ップフロップのＱ出力端子の状態がＬレベルとなり、ゲ
ート２６をオフ状態とする事により、それ以降レジスタ
１３上のデータをラッチ１２を介してアップダウンカウ
ンタコントロールブロック１及びダウンカウンタ３のダ
ウンカウント値判定回路５へ取り出してＰＷＭ制御装置
がリセットによる異常動作をする事を防止する。疑似的
リセット前・号についても同様に動作し％異常動作が防
止できる。

第４図はこのリセット動作を示す概略的フローチャート
である。なお、リセット信号線１３−２は遅延要素を持
ち、レジスタ１３がリセットされるタイミングは、レジ
スタ１３−Ｅのリセット前のデータが同期用ラッチ１２
にう・ツチされた後になる。

再動作時には、ＣＰＵが信号パスライン２２を通してレ
ジスタ１３にデータを再設定するため、アドレス信号１
４が０から１となり、１である間にストロボ信号１５が
０から１となる事でＲ−Ｓフリップフロップ１１−１が
リセットされ、同期用ラッチ１２がアドレス信号１４と
ロード信号１０によってアクセス可能となる。

次に本発明の第２実施例について説明する。

第５図は、第２実施例である、“ＰＷＭ制御装置”のブ
ロック図である。

本実施例は、第５図に示すように、前述の第１実施例に
比較して２４の４ｅ−’Ｊ−線及び１２−２のラッチ回
路が追加されており、又、制御回路内部か変更されてい
るので、第１実施例に比較して異なる動作を行う部分に
関し説明し、同じ動作を行う部分に関してはここでの説
明を省略する。

第６図かその制御回路１１ｂのｆＬ体的な回路図である
。箪２図の回路に比へ、インバータ回路２８が２９のＤ
タイプフリップフロップ（以下、ＤＦＦと略称）回路に
おきかわっている。信号線！４かＤＦＦ回路２９のデー
タ入力端子り及びアンドゲート２７の一方の入力端子に
接続され、１５号、１！１ｉ２４かＤＦＦ回路２９のク
ロック入力端子に接続され、そのＱ出力が３人カアンド
ケート２６の第２の入力端子に接続され、信号＆Ｑ１０
が第１の入力端子に接続され、Ｒ−Ｓフリップフロップ
１１−１のＱ出力端子か第３の入力端子に接続されてい
る。信号線２４の他端は、ダウンカウント値ｆｌＪ定回
路５のタイミング１８号出力端子に接続されている。一
方、ラッチ回路！２−２の入力端子には、信号線２０．
２１が接続され、出力端子は信号バスライク２２に接続
され、そのコントロール端子は１２−３の読出しセレク
ト信号線に接続されている。

本実施例では第１実旅例と異なり、アドレス信！３−と
ロード信号の同期はとられていない。

次に動作を、第７図、第８図を参照しながら説明する。

ＰＷＭ出力信号の発生手法に関しては従来例又は第１図
の実施例と同じであり、ロード信号が基準となっている
。通常、ＰＷＭ出力信号のパルスの１周期の長さは連続
して出力される２つのロード信号の出力される時間間隔
に相当する。

即ち、ロード信号でブロック１中のＵ／Ｄカウンタのカ
ウント値がダウンカウンタ３にセットされ、その値がク
ロックによってダウンカウントされ、ダウンカウント値
判定回路５がロート信号を出力すべきカウント値にダウ
ンカウンタ３がカウントダウンされた事を判定し、ロー
ト信号を発生し、再びアップダウンカウンタのＵ／Ｄカ
ウント値をダウンカウンタ３にロードするというサイク
ルをくりかえす。今考えているこのρＷＭ制御装置では
、ロード信号が基本クロックの２クロック分の時間出力
され、このロートイ３号が出力されてい・るときにはブ
ロック１，５．７中の回路は、信号線２０．２１のデー
タが変化しても誤動作しないものとする。今ロード信号
が、ダウンカウンタ値か１及びＯにカウントダウンした
とき信号線１０上に出力され、そのタイミングでのアッ
プダウンコントロールブロック１中のＵ／Ｄカウンタの
値がＸとすると、該ロード（３号がなくなるタイミング
でＸがダウンカウンタ３にロードされる。

本実施例では、このダウンカウンタ３でＸ値がＯまでカ
ウントダウンされる時間がＰＷＭ信号の１周期となる。

今、ＸがＯまで、このダウンカウンタ３でダウンカウン
トされる時間がロード信号が出力している時間の５倍以
上の値を持つ場合を考える。又、ダウンカウント値が２
．１の値を持つとき、ロード信号と同じ長さのタイミン
グだけず３ラミ２４上に１が出力されるようダウンカウ
ント値ｆｑ定回路５が動作するものとする。

今アドレス信号線１４上の信号が１となる時間が、ロー
ド信号が１のときの３倍の長さであり、１４上の信号が
０となる時間が、１４上の信号が１である時間の倍以上
あるものとする。又、信号線１ｊ）に１が立つ時刻ｔｏ
から信号線１５上に１が立つ時刻ｔ２までの時間ｔｏが
ロード信号が１のときの２倍以上の時間とする。今ロー
ド信号が出力されている時間をｔγする（第３図参照）
。

４３号ラミ４上の信号が０から１に変化するどきイ３号
ラミ４上に１が立っている場合には（第７図（Ｃ）参照
〉、その次のタイミングで信号線１０上のロード信号が
０から１に変化するときの回路動作は、第１図の実施例
で信号線１４上に１が立っているとき信号線１０上のロ
ード信号がＯから１に変化する場合と、同等の動作をす
る。すなわち、あらかじめ信号線１４上の１の信号がＤ
ＦＦ２９にラッチされていることにより、アンドゲート
２６の第２の入力端子が０となる動作以外は先の実施例
と同じである。又、同様に、信号線２４上の信号が０か
ら１に変化するとき、信号線１４上に０が立っている場
合には（第７図（ａ）参照）、その次のタイミングで４
Ａ　に−４９１０上のロー１１３号が０から１に変化す
るときの回路動作は、先の実施例で信号線１４に０が立
っているとき信号線１０上のロード信号が０から１に変
化した場合と、同等の動作をする。すなわち、信号線１
４上の信号が０であるため、信号線２４上の信号が０か
ら１に変化したとき、ＤＦＦ２９のＱが１のままとなり
、アンドゲート２６の第２の入力端子が１となる動作以
外は先の実施例の場合と同様の動作をする。

ただし、本実施例においては、信号線２４上の信号が０
から１になるタイミングと、信号線１４上の信号かＯか
ら１．又は１からＯに変化するタイミングとが完全に重
なる様な非同期動作が生じても回路には誤動作が生じな
い。この動作を次に説明する。

１４と２４の信号線上の信号変化が同時ということは、
ＤＦＦ２９のクロックが０から１に変化するタイミング
でそのＤ入力端子の信号が不定な状態と等価であり、そ
の出力Ｑは、１になるかＯになるかは不定となるが、イ
ス琴線２４）：の４３寸が０から１になってから、信号
線ｌＯ上の信号が０か６１に変化するまでにＤＦＦ２９
のＱ出力のデータが固定していれば、それ以降の動作そ
のものはＤＦＦ２９のＱ出力の価によって−・、０的に
決定される。今ｔαが２ｘｔγより大のため、第７１−
Ｊ　（ｂ　）のように、１４と２４の信号線上の信号が
同時に立ち上かり、たとえ信号線１４−１の信号が１と
判定されても、ロード信号１０の立ち下がる時刻は信号
線１５上のイ３３か０から１に立ち上がる前となる柱構
成されているため、信号線１５上の信号がＯか６１に立
ち、Ｌがるタイミングでは、ラッチ１２はラッチ状態と
なっており、ＣＰＵによるデータの書換えによる誤動作
は生じない。もちろん、信号線１４上の信号が０と判定
されたときはラッチ１２のデータは変更されず何の問題
も生じない。

同様に、信号線１４上の信号が０である時間がＴＩ４よ
り大のため、第７図（ｄ）のタイミングのタイムチャー
トの如く、信号線２４上の信号がＯか６１に立ち上がる
タイミングと信号１ｉ１１４上の信号が１から０に立ち
下がるタイミングが同時のとき、信号線１４上の信号が
１とＤＦＦ２９に判定されても、信号線１０上の信号が
１のとき、信号線１６上の信号は直ちに１になる°ドは
ないため、ラッチ１２のデータは何ら変更が生しず同期
とはならない。又、信号線１４上の（２号が０と判定さ
れた場合は１３号ラミ４上のデータがＯの条件Ｆで、レ
ジスタ１３上のデータがラッチ１２にラッチされる事と
なり、何の問題も生じなし１゜このように、本実施例で
は、ロード信９にわずかに先行する（ＤＦＦのセトリン
グタイム以上先行するンタイミングで、ＣＰＵがレジス
タのアドレス信号を選択しているか否か判定することに
より、アドレス信号とロートイ３号の同期をとることな
く、第１実施例と同様のＰＷＭ制御装置の誤動作防止の
機能を得ることができる。

又システムリセット信号がリセット信号線１３−２に亀
畳されたときの動作は先の実施例と同等である。ただし
、読出し用ラッチ１２−２が設けられているため、シス
テムが再スタートするときＣＰＵは読出しセレクト信号
線１２−３゜Ｌに読出しセレクト信号を出力しラッチ１
２−２をスルー状態にし、同期用ラッチ１２上に残って
いる旧制御データを信号線２０，２１、パスライン２２
を通じ読み出し参照する事が可能となっている。なお、
ラッチ１２−２の出力線は信号線１２−３に読出しセレ
クト１３号が出力されていない場合はハイインピーダン
ス状態になっている。

なお、前述の各実施例は、ＰＷＭ出力信号を生成するこ
とに使用するカウンタとしてダウンカウンタを用いてい
るか、本発明はこれに限定され２ものではなく、アップ
カウンタを用いることも１きる。

〔発明の効果〕

以と説明したように、本発明によれば、システムリセッ
ト信号がリセット信号線りに印加されても、ＰＷＭ回路
の制御データかラッチ（第２のレジスタ）上に保Ｈされ
るため、Ｐ　Ｗ　Ｍ　Ｉ！８１路はそのまま他のシステ
ムとは独）７に動作ｉ＋）能である。

又、１１ｒ「記ラッチ上に保イｔされたデータを読み出
す機ｒｊｅもイ１−するため、ＣＰＵか＋ｌｉ起動後そ
のデータを用いた新たなルリ御を行うｌｔも可能となる
。

以上の様に、ｃｐｕ回路の動作とＰ　Ｗ　Ｍ　；ｌｊ制
御装置の動作か互いに独立な関係て扱えるため、ノイズ
やｌ賞源電圧変動などにともなうシステムリセット等に
よるＰＷＭ制御装置の誤動作を最小限にくいとめる“Ｉ
か可能となる。このことは、特にＣＰＵとＯＮチップに
ＰＷＭ回路を構成する場合に行動である。

【図面の簡単な説明】

７ｊｒｌＩ図は本発明の第１実施例のブロック図、軍２
図は同実施例の制御回路の回路図、第３図は同制御回路
の動作を示すタイミングチャート、第４図は同実施例の
リセット動作を示すフローチャート、第５国は本発明の
第２実施例のブロック図、第６図は同実施例の制御回路
の回路図、第７図は同、ｔＩＩ御回路の動作を示すタイ
ミングチャート、第８図は第２実施例の動作６示すタイ
ミングチャート、軍９図は従来例のブロック図である。 １・・・アップダウンカウンタコントロールブロック３
・・・ダウンカウンタ ５・・・ダウンカウント値判定回路 １１ａ、Ｉｌｂ・・・・・・制御回路 １２・・・同期用ラッチ（第２のレジスタ）１２−２・
・・読み出し用ラッチ回路

Claims (2)

【特許請求の範囲】
1. （１）つぎのａ〜ｆの構成要素を備えていることを特徴
   とするＰＷＭ制御装置 ａ、ＰＷＭ出力のパルスの周期を決定するアップダウン
   カウンタを有するアップダウンカウンタコントロール部
   。 ｂ、前記アップダウンカウンタのデータをロードするカ
   ウンタ。 ｃ、前記カウンタのカウント値を判定し、前記ＰＷＭ出
   力のオン、オフを決定するカウント値判定部。 ｄ、ＣＰＵの制御のもとに、前記ＰＷＭ出力にかかる制
   御データを書き込む第１のレジスタ。 ｅ、前記第１のレジスタのデータを書き込み、該データ
   を前記アップダウンカウンタコントロール部及び前記カ
   ウント値判定部へ供給する第２のレジスタ。 ｆ、リセット信号を受けて、前記第１のレジスタをリセ
   ットすると共に、該リセット信号を記憶し、その記憶さ
   れている信号で第１のレジスタから第２のレジスタへの
   書き込みを禁止する制御部。
2. （２）第２のレジスタのデータを読み出す手段を備えて
   いることを特徴とする請求項１記載のＰＷＭ制御装置。