JPH0337544U - - Google Patents

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JPH0337544U
JPH0337544U JP9722489U JP9722489U JPH0337544U JP H0337544 U JPH0337544 U JP H0337544U JP 9722489 U JP9722489 U JP 9722489U JP 9722489 U JP9722489 U JP 9722489U JP H0337544 U JPH0337544 U JP H0337544U
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JP
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cpu
control
signal
control circuit
peripheral control
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JP9722489U
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【図面の簡単な説明】
第1図は本考案を実施したCPU制御回路の構
成図、第2図は本考案回路の動作を表わすタイム
チヤート、第3図はデータ・バス上でのデータの
衝突を表わす図、第4図はデータ・バス上でデー
タが衝突しないようにした従来の回路構成図であ
る。 1…CPU、2…メモリ、3…周辺制御用デバ
イス、4…バツフア、5…デコーダ、6…ゲート
手段、DB…データ・バス、AB…アドレス・バ
ス。

Claims (1)

    【実用新案登録請求の範囲】
  1. CPUと周辺制御用デバイスとがデータ・バス
    により直接接続されるシステムに設置されるCP
    U制御回路において、前記CPUから発生する前
    記周辺制御用デバイス選択信号及び前記CPUか
    ら与えられるリード/ライト信号を入力してCP
    U待ち信号(HALT信号)を前記CPUに供給
    する制御手段を設けたことを特徴とするCPU制
    御回路。
JP9722489U 1989-08-21 1989-08-21 Pending JPH0337544U (ja)

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JP9722489U JPH0337544U (ja) 1989-08-21 1989-08-21

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JP9722489U JPH0337544U (ja) 1989-08-21 1989-08-21

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JPH0337544U true JPH0337544U (ja) 1991-04-11

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ID=31646373

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JP9722489U Pending JPH0337544U (ja) 1989-08-21 1989-08-21

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