JPH0334654B2 - - Google Patents
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- JPH0334654B2 JPH0334654B2 JP56088257A JP8825781A JPH0334654B2 JP H0334654 B2 JPH0334654 B2 JP H0334654B2 JP 56088257 A JP56088257 A JP 56088257A JP 8825781 A JP8825781 A JP 8825781A JP H0334654 B2 JPH0334654 B2 JP H0334654B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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Description
【発明の詳細な説明】
本発明はフイールド領域に比較的厚い絶縁膜を
埋め込む半導体装置の製造方法に関する。
埋め込む半導体装置の製造方法に関する。
半導体としてシリコンを用いた半導体装置、特
にMOS型半導体装置においては寄生チヤネルに
よる絶縁不良をなくし、かつ寄生容量を小さくす
るために素子間のいわゆるフイールド領域に厚い
絶縁膜を形成する事が行われている。
にMOS型半導体装置においては寄生チヤネルに
よる絶縁不良をなくし、かつ寄生容量を小さくす
るために素子間のいわゆるフイールド領域に厚い
絶縁膜を形成する事が行われている。
従来このような素子間分離法としては選択酸化
法が良く知られている。これは素子形成領域を耐
酸化性マスク代表的にはシリコン窒化膜で覆い、
高温酸化を行つてフイールド領域に選択的に厚い
酸化膜を形成するものである。しかしこのような
選択酸化法においては上記高温酸化中、シリコン
窒化膜の端部からフイールド酸化膜が鳥のくちば
し（バーズビーク）状に食い込み、これが素子形
成領域の寸法誤差の原因となり、また集積回路の
高集積化の妨げとなる。またこのような従来選択
酸化法においては、フイールド酸化膜を形成後フ
イールド領域と素子形成領域にフイールド酸化膜
厚（約0.7〜1.0.μｍ）の約半分程度の表面段差が
形成される。これが後々の工程まで段差として残
るため、その後のリソグラフイー精度の低下や金
属配線の断差部での信頼性を下げる原因となつて
いた。
法が良く知られている。これは素子形成領域を耐
酸化性マスク代表的にはシリコン窒化膜で覆い、
高温酸化を行つてフイールド領域に選択的に厚い
酸化膜を形成するものである。しかしこのような
選択酸化法においては上記高温酸化中、シリコン
窒化膜の端部からフイールド酸化膜が鳥のくちば
し（バーズビーク）状に食い込み、これが素子形
成領域の寸法誤差の原因となり、また集積回路の
高集積化の妨げとなる。またこのような従来選択
酸化法においては、フイールド酸化膜を形成後フ
イールド領域と素子形成領域にフイールド酸化膜
厚（約0.7〜1.0.μｍ）の約半分程度の表面段差が
形成される。これが後々の工程まで段差として残
るため、その後のリソグラフイー精度の低下や金
属配線の断差部での信頼性を下げる原因となつて
いた。
これに対して、上記バーズビークを０にしてし
かも平坦にフイールド酸化膜を埋め込む方法が
BOX法（Ｂ＝urying Ｏｘ＝ide into Silicon
Groove）として知られている。
かも平坦にフイールド酸化膜を埋め込む方法が
BOX法（Ｂ＝urying Ｏｘ＝ide into Silicon
Groove）として知られている。
BOX法を第１図を用いて簡単に説明する。ま
ず第１図ａに示すように、例えばシリコン基板１
を用意して、通常の写真食刻工程により素子形成
領域をマスク２で覆い、フイールド領域のシリコ
ン基板１を所望のフイールド膜厚分相当エツチン
グする。次にｂに示すように、同じマスク２を用
いてフイールド領域にフイールド反転防止のため
にシリコン基板と同電型の不純物、例えばＰ型基
板の場合はボロン３をイオン注入する。その後ｃ
に示すようにリフトオフ加工を用いてフイールド
領域にシリコン酸化膜４を埋め込む。例えばこの
リフトオフ加工は次のように行う。即ち全面に例
えばPlasmaCVDSiO2膜を堆積する。次に、例え
ば弗化アンモニウムで１分程度エツチングしてや
ると、フイールド領域と素子形成領域の境界にで
きている段差部の側面に堆積した
PlasmaCVDSiO2膜は平坦部に比べてエツチング
速度が３〜20倍はやいため選択的に上記段差部側
面のPlasmaCVDSiO2膜が除去される。その後、
素子形成領域上のマスク２を除去するとマスク上
に堆積したPlasmaCVDSiO2膜も一緒に除去さ
れ、フイールド領域にのみPlasmaCVDSiO2膜４
が埋め込まれる。この時フイールド領域と素子形
成領域の境界にはｃに示すように断面形状が一定
の細い溝５が残される。次にｄに示すように、上
記細い溝５を例えばCVDSiO2膜６で均一に埋め
込むとCVDSiO2膜表面には、上記細い溝５の上
に一定の凹部７ができる。次に流動性でかつ上記
CVDSiO2膜６とエツチング速度が等しくなるよ
うな膜８を形成し、上記凹部７を埋め込みかつ表
面を平坦にする。
ず第１図ａに示すように、例えばシリコン基板１
を用意して、通常の写真食刻工程により素子形成
領域をマスク２で覆い、フイールド領域のシリコ
ン基板１を所望のフイールド膜厚分相当エツチン
グする。次にｂに示すように、同じマスク２を用
いてフイールド領域にフイールド反転防止のため
にシリコン基板と同電型の不純物、例えばＰ型基
板の場合はボロン３をイオン注入する。その後ｃ
に示すようにリフトオフ加工を用いてフイールド
領域にシリコン酸化膜４を埋め込む。例えばこの
リフトオフ加工は次のように行う。即ち全面に例
えばPlasmaCVDSiO2膜を堆積する。次に、例え
ば弗化アンモニウムで１分程度エツチングしてや
ると、フイールド領域と素子形成領域の境界にで
きている段差部の側面に堆積した
PlasmaCVDSiO2膜は平坦部に比べてエツチング
速度が３〜20倍はやいため選択的に上記段差部側
面のPlasmaCVDSiO2膜が除去される。その後、
素子形成領域上のマスク２を除去するとマスク上
に堆積したPlasmaCVDSiO2膜も一緒に除去さ
れ、フイールド領域にのみPlasmaCVDSiO2膜４
が埋め込まれる。この時フイールド領域と素子形
成領域の境界にはｃに示すように断面形状が一定
の細い溝５が残される。次にｄに示すように、上
記細い溝５を例えばCVDSiO2膜６で均一に埋め
込むとCVDSiO2膜表面には、上記細い溝５の上
に一定の凹部７ができる。次に流動性でかつ上記
CVDSiO2膜６とエツチング速度が等しくなるよ
うな膜８を形成し、上記凹部７を埋め込みかつ表
面を平坦にする。
その後ｅに示すように、均一に上記流動性膜
８、CVDSiO2膜６をエツチング除去し、さらに
エツチングを行ない、素子形成領域のシリコンを
露出させると、フイールド領域はほぼ平坦に
CVDSiO2膜とPlasmaCVDSiO2膜で埋め込まれ
る。その後表子形成領域に通常の方法により所望
の素子を形成するものである。
８、CVDSiO2膜６をエツチング除去し、さらに
エツチングを行ない、素子形成領域のシリコンを
露出させると、フイールド領域はほぼ平坦に
CVDSiO2膜とPlasmaCVDSiO2膜で埋め込まれ
る。その後表子形成領域に通常の方法により所望
の素子を形成するものである。
このようなBOX法においては、シリコン基板
のエツチングにサイドエツチングのない反応性イ
オンエツチング（RIE）を用いる事により、素子
領域の寸法は写真食刻工程により形成したマスク
寸法によつてのみ規定され、素子形成領域の寸法
誤差はゼロにする事が可能になる。また表面が完
全に平坦な構造が得られるようになつたため、そ
の後のリソグラフイー精度が上がりまた配線の信
頼性も著しく向上させる事ができる。
のエツチングにサイドエツチングのない反応性イ
オンエツチング（RIE）を用いる事により、素子
領域の寸法は写真食刻工程により形成したマスク
寸法によつてのみ規定され、素子形成領域の寸法
誤差はゼロにする事が可能になる。また表面が完
全に平坦な構造が得られるようになつたため、そ
の後のリソグラフイー精度が上がりまた配線の信
頼性も著しく向上させる事ができる。
しかしながらこのようなBOX構造においては、
第１図ｂにおいてフイールド領域にボロンをイオ
ン注入する場合、溝部の底面にはボロンがイオン
注入されるが、溝部の側壁にはボロンが注入され
ない。また側壁にテーパーをつければボロンを注
入する事は可能であるが注入量を制御する事は困
難である。
第１図ｂにおいてフイールド領域にボロンをイオ
ン注入する場合、溝部の底面にはボロンがイオン
注入されるが、溝部の側壁にはボロンが注入され
ない。また側壁にテーパーをつければボロンを注
入する事は可能であるが注入量を制御する事は困
難である。
Ｐ型シリコン基板を用い、かつ基板の不純物濃
度が低い場合には酸化膜中の正の固定電荷がシリ
コン基板界面を反転させ寄生チヤネルが発生す
る。そのためフイールド酸化膜と接する上記溝部
側壁に寄生チヤネルが発生する場合が生じる。
度が低い場合には酸化膜中の正の固定電荷がシリ
コン基板界面を反転させ寄生チヤネルが発生す
る。そのためフイールド酸化膜と接する上記溝部
側壁に寄生チヤネルが発生する場合が生じる。
本発明は上記BOX法の欠点に鑑みなされたも
ので、上記溝部側面に不純物を制御性良く注入し
側面での寄生チヤネルの発生を抑える半導体装置
の製造方法を提供するものである。
ので、上記溝部側面に不純物を制御性良く注入し
側面での寄生チヤネルの発生を抑える半導体装置
の製造方法を提供するものである。
この発明においては、素子形成領域をマスク材
で覆つた後このマスクを用いてボロンをフイール
ド領域に第一回目のイオン注入を行う。この時、
ボロンイオンは散乱されてマスクの下にももぐり
込む。
で覆つた後このマスクを用いてボロンをフイール
ド領域に第一回目のイオン注入を行う。この時、
ボロンイオンは散乱されてマスクの下にももぐり
込む。
その後同じマスクを用いてフイールド領域のシ
リコン基板を異方性エツチングにより一部エツチ
ングし凹部を形成する。この時凹部の側面には第
一回のイオン注入で、マスクの下にもぐり込んだ
ボロンイオンが残される。次に同じマスクを用い
て少くとも凹部の底面に第二回目のボロンのイオ
ン注入を行う。その後は前記従来BOX法により
凹部に堆積絶縁膜を埋め込み、素子形成領域に所
望の素子を形成する。
リコン基板を異方性エツチングにより一部エツチ
ングし凹部を形成する。この時凹部の側面には第
一回のイオン注入で、マスクの下にもぐり込んだ
ボロンイオンが残される。次に同じマスクを用い
て少くとも凹部の底面に第二回目のボロンのイオ
ン注入を行う。その後は前記従来BOX法により
凹部に堆積絶縁膜を埋め込み、素子形成領域に所
望の素子を形成する。
本発明において、第一回目のイオン注入工程に
おいてはその後形成する溝部の深さの約半分程度
の射影飛程RPをもつ加速電圧でボロンのイオン
注入を行うと、ボロンのように比較的軽いイオン
は散乱角が大きく、該マスクの下へのイオンの横
方向広がりも大きくなる。即ち、第一回目のイオ
ン注入後の深さ方向分布は良く知られているよう
に射影飛程RP、標準偏差△RPでガウス分布する
が横方向についても実用上問題にならない程度で
ガウス分布する。そのためきわめて制御性良く凹
部の側面に所望のボロンをイオン注入する事がで
きる。
おいてはその後形成する溝部の深さの約半分程度
の射影飛程RPをもつ加速電圧でボロンのイオン
注入を行うと、ボロンのように比較的軽いイオン
は散乱角が大きく、該マスクの下へのイオンの横
方向広がりも大きくなる。即ち、第一回目のイオ
ン注入後の深さ方向分布は良く知られているよう
に射影飛程RP、標準偏差△RPでガウス分布する
が横方向についても実用上問題にならない程度で
ガウス分布する。そのためきわめて制御性良く凹
部の側面に所望のボロンをイオン注入する事がで
きる。
該溝の側面でのボロンの注入量が多すぎるとボ
ロンがその後の熱工程で素子形成領域に横方向拡
散しナロウチヤネル効果などの素子特性へ悪い影
響を持つ。さらに素子形成領域に形成した拡散層
の耐圧の低下や寄生容量の増大などの素子特性へ
の悪い影響がある。そこで本発明方法のように制
御性良く該溝側面へのボロンの注入をできる方法
は、きわめて有効な方法である。
ロンがその後の熱工程で素子形成領域に横方向拡
散しナロウチヤネル効果などの素子特性へ悪い影
響を持つ。さらに素子形成領域に形成した拡散層
の耐圧の低下や寄生容量の増大などの素子特性へ
の悪い影響がある。そこで本発明方法のように制
御性良く該溝側面へのボロンの注入をできる方法
は、きわめて有効な方法である。
以下この発明の実施例につき図面を参照して説
明する。
明する。
実施例
第２図ａに示すように半導体基体、例えば面方
位（100）比抵抗５〜50Ωcm程度のＰ型シリコン
基板１１を用意し、例えば厚さ500Å程度の熱酸
化膜１２を形成して、該素子形成領域をレジスト
膜１３で覆う。次にｂに示すように、本発明の方
法によりレジスト膜１３をマスクにして、ボロン
のイオン注入を例えば120KeVで行うと射影飛程
は0.45μｍであり標準偏差0.11μｍ横方向広がり
0.14μｍで１４に示すように分布する。その後、
例えば反応性イオンエツチング技術で同じレジス
ト膜１３をマスクにして、フイールド部のシリコ
ンを前記イオン注入により導入された不純物分布
のピークより深く0.8μｍ程度エツチングして凹部
をつくる。その後ｃに示すようにやはり同じマス
クを用いて凹部底面にボロンイオンを20から
30KeV程度の加速電圧で２回目のイオン注入を
行う。次にｄに示すように全面にPlasmaCVD膜
を堆積し、前述の方法によりフイールド領域と素
子形成領域の境界に断面形状がほぼ一定の細い溝
１５を残して、フイールド領域にPlasmaCVD膜
１６を残す。スパツタ蒸着したSiO2膜、又はリ
ン、ヒ素、ボロンを含んだ酸化膜でも良い。次に
やはり前述の方法によりｅに示すように
CVDSiO2膜１７および表面を平坦化する事が可
能な膜１８を順次形成し、表面を平坦化する。次
にｆに示すように１８膜、１７膜を均一にエツチ
ングし、フイールド領域にシリコン酸化膜をほぼ
平坦に埋め込む。ここで１８膜としては、レジス
トを塗布しても良いし、溶融可能なガラス膜例え
ばリン硅化ガラス、リン−ボロン硅化ガラス膜な
どを形成後溶融して平坦化しても良い。この後、
半導体基板にMOS型半導体素子を形成する。
位（100）比抵抗５〜50Ωcm程度のＰ型シリコン
基板１１を用意し、例えば厚さ500Å程度の熱酸
化膜１２を形成して、該素子形成領域をレジスト
膜１３で覆う。次にｂに示すように、本発明の方
法によりレジスト膜１３をマスクにして、ボロン
のイオン注入を例えば120KeVで行うと射影飛程
は0.45μｍであり標準偏差0.11μｍ横方向広がり
0.14μｍで１４に示すように分布する。その後、
例えば反応性イオンエツチング技術で同じレジス
ト膜１３をマスクにして、フイールド部のシリコ
ンを前記イオン注入により導入された不純物分布
のピークより深く0.8μｍ程度エツチングして凹部
をつくる。その後ｃに示すようにやはり同じマス
クを用いて凹部底面にボロンイオンを20から
30KeV程度の加速電圧で２回目のイオン注入を
行う。次にｄに示すように全面にPlasmaCVD膜
を堆積し、前述の方法によりフイールド領域と素
子形成領域の境界に断面形状がほぼ一定の細い溝
１５を残して、フイールド領域にPlasmaCVD膜
１６を残す。スパツタ蒸着したSiO2膜、又はリ
ン、ヒ素、ボロンを含んだ酸化膜でも良い。次に
やはり前述の方法によりｅに示すように
CVDSiO2膜１７および表面を平坦化する事が可
能な膜１８を順次形成し、表面を平坦化する。次
にｆに示すように１８膜、１７膜を均一にエツチ
ングし、フイールド領域にシリコン酸化膜をほぼ
平坦に埋め込む。ここで１８膜としては、レジス
トを塗布しても良いし、溶融可能なガラス膜例え
ばリン硅化ガラス、リン−ボロン硅化ガラス膜な
どを形成後溶融して平坦化しても良い。この後、
半導体基板にMOS型半導体素子を形成する。
本実施例によれば、フイールド部に形成した溝
にバーズビーグによる素子形成領域の寸法減少な
しに完全に平坦な構造でフイールド酸化膜を形成
できる事はもちろんボロンのイオン注入を２回に
別けて行う事により溝部の底部のみならず側面に
も制御性良くボロンの注入を行なえるため、この
部分での寄生チヤネルの発生を抑えるとともにボ
ロンの再分布による素子特性の低下を抑える事が
可能となる。
にバーズビーグによる素子形成領域の寸法減少な
しに完全に平坦な構造でフイールド酸化膜を形成
できる事はもちろんボロンのイオン注入を２回に
別けて行う事により溝部の底部のみならず側面に
も制御性良くボロンの注入を行なえるため、この
部分での寄生チヤネルの発生を抑えるとともにボ
ロンの再分布による素子特性の低下を抑える事が
可能となる。
以上説明したようにこの発明によれば従来
BOX法の特徴を損う事なく、フイールド領域の
ボロンの注入の最適化が測られ素子間の電気的な
分離特性の信頼性を向上させる事ができる。
BOX法の特徴を損う事なく、フイールド領域の
ボロンの注入の最適化が測られ素子間の電気的な
分離特性の信頼性を向上させる事ができる。
尚本実施例では、Ｐ型基板を用いる場合につい
てのみ述べたが、ｎ型基板の場合にも同様に適用
できる。又ｎとＰとが同時に存在するCMOSの
製造工程に於ても同様に用いることが出来る。
てのみ述べたが、ｎ型基板の場合にも同様に適用
できる。又ｎとＰとが同時に存在するCMOSの
製造工程に於ても同様に用いることが出来る。
又、凹部形成のエツチングは、被膜下にイオン
注入領域を残す為に、横方向より深さ方向に迅速
にエツチングできる方法であれば良い。
注入領域を残す為に、横方向より深さ方向に迅速
にエツチングできる方法であれば良い。
第１図ａ〜ｅは従来BOX法による素子間分離
法を説明するための製造工程断面図、第２図ａ〜
ｆは本発明による改良されたBOX法を説明する
ための製造工程断面図である。 図に於いて、１，１１……シリコン基板、２，
１３……マスク材、３，１４……フイールドイオ
ン注入層、４，６，１２，１６，１７……シリコ
ン酸化膜、５，１５……細い溝、８，１８……表
面を平坦化する膜。
法を説明するための製造工程断面図、第２図ａ〜
ｆは本発明による改良されたBOX法を説明する
ための製造工程断面図である。 図に於いて、１，１１……シリコン基板、２，
１３……マスク材、３，１４……フイールドイオ
ン注入層、４，６，１２，１６，１７……シリコ
ン酸化膜、５，１５……細い溝、８，１８……表
面を平坦化する膜。
Claims (1)
- 【特許請求の範囲】 １ 一導電型の半導体基体の素子形成領域に被膜
を形成する工程と、この被膜をマスクとして前記
基体に基体と同導電型不純物をイオン打込みする
工程と、被膜をマスクとして基体を異方性エツチ
ングし、被膜下に回り込んだ前記不純物を側壁に
残して基体のフイールド領域に凹部を形成する工
程と、凹部に、堆積絶縁膜を埋め込む工程とを備
えた事を特徴とする半導体装置の製造方法。 ２ 一導電型の半導体基体の素子形成領域に被膜
を形成する工程と、この被膜をマスクとして前記
基体に基体と同導電型不純物をイオン打込みする
工程と、被膜をマスクとして基体を異方性エツチ
ングし、被膜下に回り込んだ前記不純物を側壁に
残して基板のフイールド領域に凹部を形成する工
程と、この凹部の底に基体と同導電型不純物をイ
オン打込みする工程と、凹部に、堆積絶縁膜を埋
め込む工程とを備えた事を特徴とする半導体装置
の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8825781A JPS57204149A (en) | 1981-06-10 | 1981-06-10 | Manufacture of semiconductor device |
| US06/384,648 US4472874A (en) | 1981-06-10 | 1982-06-03 | Method of forming planar isolation regions having field inversion regions |
| DE8282105074T DE3279916D1 (en) | 1981-06-10 | 1982-06-09 | Method of manufacturing integrated circuit devices using dielectric isolation |
| EP82105074A EP0067419B1 (en) | 1981-06-10 | 1982-06-09 | Method of manufacturing integrated circuit devices using dielectric isolation |
| CA000404883A CA1191280A (en) | 1981-06-10 | 1982-06-10 | Method of forming plunar isolation regions having field inversion regions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8825781A JPS57204149A (en) | 1981-06-10 | 1981-06-10 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57204149A JPS57204149A (en) | 1982-12-14 |
| JPH0334654B2 true JPH0334654B2 (ja) | 1991-05-23 |
Family
ID=13937815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8825781A Granted JPS57204149A (en) | 1981-06-10 | 1981-06-10 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57204149A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5423230A (en) * | 1977-07-22 | 1979-02-21 | Mitsubishi Rayon Eng Kk | Controlling system of sulfur oxide discharge amount contained in the combustion gas |
-
1981
- 1981-06-10 JP JP8825781A patent/JPS57204149A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5423230A (en) * | 1977-07-22 | 1979-02-21 | Mitsubishi Rayon Eng Kk | Controlling system of sulfur oxide discharge amount contained in the combustion gas |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57204149A (en) | 1982-12-14 |
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