JPH0334565A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置の製造方法に関するものであり、特
に相補形ＭＯ３大規模集積回路（以下、ＣＭＯ８ＬＳＩ
と略す）の製造に用いれば最適なものである。

従来の技術 近Ｌ　　ＣＭＯ８ＬＳＩの発展には目ざましいものがあ
り、特に低消費電力という長所を十分生かせるという観
点か転　その高集積化は他の半導体装置の追随を許さな
り１　　さて従来のＣＭＯＳ　Ｌ　ＳＩの製造方法のプ
ロセスフローは種々提案されているカミ　最近では例え
ば　小柳光正著すブミクロンデバイスＩ（丸善株式会社
発行電子材料シリ−Ｘ昭和６２年発行〉の第２６頁から
２７頁に記述されていも　しかし微細化が進むに連れ　
新たな課題も発生し　製造工程やデバイス構造の変更が
必要になってきｔラ　　その代表的なものがＬＤＤ　（
緩傾斜ドレイン）構造と呼ばれるものであん　この構造
は　いわゆるホットキャリアカ＜　　ＭＯ８ＬＳ■のゲ
ート酸化膜中に捕捉されることによって、ＬＳＩの特性
が劣化することを防止する為のものである。ホットキャ
リアとｊ１ＭＯ３ＬｓＩの内部に生ずる高電界が電子の
離脱現象を引き起こしその際に発生する高エネルギーを
持ったキャリアのことであり、素子の微細化にもかかわ
ら哄　使用電源電圧が従来のままである為　発生し易く
なったものであも　さてＬＤＤ構造の具体的製造法ζ上
　上記高電界を緩和するために　第２図（ａ）〜（ｇ）
に示すようなプロセスフローを採用するものであも　第
２図（ａ）のようにシリコン基板１に　ＮＭＯＳトラン
ジスタが形成されるＰウェル２と、ＰＭＯ８）ランジス
タが形成されるＮウェル３が設けられ　各々の素子は厚
いフィールド酸化膜４　（〜５００ｎｍ）で分離されて
いも　薄いゲート酸化膜５　（５〜２５ｎｍ）を形成し
た後、低抵抗ゲート電極６（２００〜４００ｎｍ厚みへ
多量に不純物が導入された多結晶シリコン、あるいは金
属薄膜）を堆積し　必要なパターン形成を実施すも　次
に第２図（ｂ）に示すようにＮウェル３側をレジストパ
ターン７で覆（＼　例えば燐をイオン注入（加速電圧４
０　Ｋ　ｅ　Ｖ、　　注入量１〜３Ｅ１３／Ｃｍ”）Ｉ
−表面濃度が〜１Ｅ１８／Ｃｍ”程度になるようにｎ−
層８を形成すも　このｎ−層８の存在カミ　後述のドレ
イン近傍での高電界集中を弱めるわけであも　更に第２
図（ｃ）に示すように　ゲート電極６の外側に　いわゆ
るソース・ドレインとなる高濃度不純物凰　を形成する
為の位置決めの役割を果たす側壁９　（以下サイドウオ
ールと記述）を設置すも　サイドウオール９＆よ基板全
面に被覆性のよい絶縁膜を堆積し　ゲート電極６を一様
に囲った後、その膜厚分だけを垂直に　異方性のエッチ
バックを行なえば容易に実現できも　その眞　第２図（
ｄ）のようにＮウェル層３をレジストパターン１０で被
覆した後、高濃度のソース・ドレインｎ０層１１を砒素
（Ａ　ｓ　）のイオン注入（加速電圧４０〜８０　Ｋ　
ｅ　Ｖ、　　注入量４〜６Ｅ１５／ａｍ”）にまり形成
すも　こうしてｎ−層８、ｎ°層１１と２段階の濃度分
布を有するソース・ドレイン層を形成する事により、　
ドレインよりゲート電極下に対して緩やかな電位勾配が
形成され　局所的な高電界集中を避けることが可能にな
ん　この事について１よ　武田英次著ホットキャリア効
果（日経マグロウヒル社：　昭和６２年発行）に詳しく
記述されていも　以上の例（ＬＮＭＯ３）ランジスタ側
のみの電界緩和例であり、図示はしないがＰＭＯ３側も
同様に実現できも次に　第２図（ｅ）のようにＰウェル
２側をレジストパターン１２で覆Ｌｘ　　ＰＭＯ３の高
濃度ソース・ドレインｎ０層１１をボロンのイオン注入
（加速電圧層１０　Ｋ　ｅ　Ｖ、　　注入量〜３Ｅ１５
／ｃｍ”）で形成すも　その檄　層間絶縁膜１４を堆積
し前述のソース・ドレイン層あるいはゲート電極への配
線を行なうため絶縁膜中にコンタクト窓１５を形成した
後、金属配線電極１６を設ける事は第２図（ｆ）、（ｇ
）のように従来通りであも発明が解決しようとする課題 従来の製造方法によれば　微細化が進むに連れ配線に関
連した２つの問題点がクローズアップさ札　より厳密な
プロセス管理が要求されてくんつまり平面方向の微細化
でｇ、ｔ、　　下地接合とコンタクト窓と配線電極の各
々の位置合わせずれであり、深さ方向での微細化で１よ
　ソース・ドレインと基板との浅くなったｐｎ接合に対
すム　コンタクト孔に堆積した配線金属の突き抜は現象
であも　いずれも接合破壊につながり、電気特性ではリ
ーク電流として見られも　これらは構造の微細化と、そ
れによる製造方法の制御が困難になったために生じたも
のであり、より一層の配慮が必要であも位置合わせずれ
の課題１上　配線電極のコンタクト孔に対するずれのみ
なら哄　コンタクト孔の下地シリコン基板の必要領域に
対するずれもあも　これらはいずれｋ　設計余裕を大き
くとることで対処しているバ　チップサイズの増大にも
つながり、微細化の方向には反していも　また微細化に
よる浅い接合ζよ　避けて通れないものであり、一方接
台深さやその性質に何の影響も与えないコンタクトエッ
チは極めて困難であり、技術の改善に大きな努力を要し
ていも　接合深さが浅くなる為の配線金属の突き抜は現
象板　位置合わせずれと同様に　微細化に立ちふさがる
大きな壁となっていも課題を解決するための手段 本発明は上述の課題を解決するた吹　第１導電型半導体
基板上の素子領域にゲート酸化膜を形成する工程と、前
記ゲート酸化膜上にゲート電極を形威する工程と、前記
半導体基板内に前記ゲート電極を自己整合させ、ソース
・ドレイン領域となる第２導電型の中濃度不純物層を形
成する工程と、その後前記半導体基板面上に絶縁膜を形
成する工程と、前記第２導電型の中濃度不純物層領域上
の前記絶縁膜内にコンタクト窓を形成する工程と、前記
コンタクト窓を通して前記第２導電型の中濃度不純物層
より高濃度の第２導電型の高濃度不純物層を形成する工
程と、その後前記半導体基板を熱処理する工程と、前記
コンタクト窓を通して金属配線を形成する工程とを備え
た半導体装置の製造方法であも 作用 本発明は上述の構成によって、高濃度不純物層領域が平
面的にわずかではあるが横方向に広がるた取　コンタク
ト窓を形成した領域以上に接合領域を形成することが可
能となり、更に深さ方向に対しては接合深さがコンタク
ト窓形成後に安定して決定されるた取　リーク電流を発
生する事なく配線金属との良好な接続を再現性よく得る
ことが可能となん 実施例 第１図（ａ）〜（ｇ）に本発明の一実施例によるプロセ
スフロー断面図を示も　第１図（ａ）に示すように　シ
リコン基板１にＮＭＯ３）ランジスタが形成されるＰウ
ェル２と、ＰＭＯ３）ランジスタが形成されるＮウェル
３とを従来と同じ方法で設（す、いわゆるツインウェル
と称する構造とすも　各ウェルの表面濃度はＩＥ１６〜
ＩＥ１７／ｃｍ”程度であり、各々の素子は５００　ｎ
ｍ程度の厚いフィールド酸化膜４で分離されていも薄い
ゲート酸化膜５　（ｌＯ〜２５ｎｍ）を形威した檄　高
濃度に不純物が導入された多結晶シリコンを〜３００　
ｎｍ堆積し　ゲート電極６加工を行なう。次に第１図（
ｂ）に示すようにＮウェル３側を、　レジストパターン
７Ａで環１．ｘ　　Ｐウェル２側に多結晶シリコンと自
己整合的に　燐をイオン注入（加速電圧４０　Ｋ　ｅ　
Ｖ、　　注入量１〜３Ｅ１３／ｃｍ”）！−表面濃度が
〜ＩＥ１８／ｃｍ”程度になるようにｎ−層８Ａを形成
すも　次にＰウェル２側を、レジストパターシ７Ｂで覆
ＬＸ、ｎ−層８Ａと同じ程度の表面濃度になるように　
ボロン（Ｂ）もしくは弗化ボロン（ＢＦＩ）をイオン注
入しＰ−層８Ｂを形成する（第１図（Ｃ））。次に半導
体基板全面上に層間絶縁膜１４、例えばＣＶＤＢＰＳＧ
膜を〜７００ｎｍ堆積し　イオン注入後の活性化と、基
板表面の平坦化のための熱処理を加えも　引き続きフォ
トリソグラフィー技術とエツチング技術を用いてコンタ
クト窓１５を形威すも　この状態を第１図（ｄ）に示す
。次に第１図（ｅ）のようにＮウェル３側をレジストパ
ターン１０Ａで被覆した抵　前述のコンタクト窓１５に
高濃度の砒素イオン注入（加速電圧４０〜８０Ｋｅ　Ｖ
、　　注入量４〜６Ｅ　１５／ｃｍ”　）を行なへｎ″
″層１１Ａを形威すも　更にＰウェル２側をレジストパ
ターン１２Ａで被覆した後、高濃度のボロンもしくは弗
化ボロンのイオン注入（加速電圧１ＯＫｅＶもしくは４
０　Ｋ　ｅ　Ｖ、　　注入量３Ｅ１５／ｃｍ”）を行＋
ｔｔｐ”層１３Ａを形成する（第１図（ｆ））。上記の
場合、高濃度ソース・ドレイン形成だけを示しているカ
ミ　各ウェルのウェル電位を固定する高濃度層の形成Ｃ
ヨ　　ウェルと同一の導電型であり、図示はしていない
が必要に応じてレジストパターンＩＯＡ、１２Ａを変更
すればよ鶏さて不純物導入機　レジストを除去し洗浄機
　不活性ガス雰囲気中で注入イオンの活性化の熱処理を
加えも　その後コンタクト窓１５上の自然酸化膜をバッ
ファド弗酸でエツチングを行なって、直ちに低抵抗配線
用の金属を蒸着し第１図（ｇ）のように通常の方法で金
属配線１６パターンの形成を行なえば食鶏　以上　本実
施例を用いることによって、コンタクト窓領域と高濃度
不純物領域とが重なって形成される事になん　従って、
従来のようにコンタクト窓をエツチング開孔するにあた
。

ってα　下地へのコンタクト合わせずれやエツチング時
のオーバー等による接合破壊がな−　つまりそれに伴う
ＬＳＩの歩留まりの向上が期待できも　本発明に対し　
高濃度ソース・ドレイン構造が従来と異なり、多結晶シ
リコンゲート電極に対し自己整合的に配置されていない
たべ　トランジスタ特性への影響が心配されたカミ　何
等特性の変化はみられなかっｆ、　　つまり微細化が進
＆ｎ−（あるいはｐ−）層を有するホットキャリア対策
の施されたトランジスタの特性（よ　それらの中濃度領
域層によってのみ決定されるものであることがわかり、
ＬＳＩにしても回路性能差はほとんどないことが確認さ
れた　従って本発明はサイドウオール形成工程が不要で
あり、工程数を削減すると共にコンタクト不良を減少さ
せる事によって総合的な歩留まりの向上を容易に実現で
きも　なお上記の説明から明らかなように　本発明は１
．５μｍ以下のゲート長を有するＣＭＯ８ＬＳＩに最適
といえる７５＜、　　ＮチャネルもしくはＰチャネル単
一の場合にも用いることが出来るものであも発明の効果 以上の説明から明らかなように　本発明（上　コンタク
ト窓を開孔後にソース・ドレイン用の高濃度イオン注入
を実施することによって、コンタクト領域を完全に含む
高濃度領域が形成されるたべ接合破壊によるリーク電流
の発生が見られｆ、ＬＳＩ歩留まりの低下がなくなると
いう効果を有するものであも　しかもサイドウオール形
成工程が削除できるという利点を持板　新たな工程を追
加する必要がなく、従来の工程の順序変更だけで実現で
きるという容易な方法であも

【図面の簡単な説明】

第１図（ａ）〜（ｇ）は本発明の一実施例に於けるＣＭ
Ｏ５ＬＳＩプロセスフローを示す断面は第２図（ａ）〜
（ｇ）は従来のプロセスフローを示す断面図であも ｌ・・・シリコン基板　６・・・ゲート電Ｋ　　８Ａ・
・・ｎ−＃　　８Ｂ−ｐ−凰　１１　Ａ・ｎ”１！　　
１３　ｋ・−ｐ　＋凰　１６・・・金属配電

Claims (2)

【特許請求の範囲】
1. （１）第１導電型半導体基板上の素子領域にゲート酸化
   膜を形成する工程と、前記ゲート酸化膜上にゲート電極
   を形成する工程と、前記半導体基板内に前記ゲート電極
   を自己整合させ、ソース・ドレイン領域となる第２導電
   型の中濃度不純物層を形成する工程と、その後前記半導
   体基板面上に絶縁膜を形成する工程と、前記第２導電型
   の中濃度不純物層領域上の前記絶縁膜内にコンタクト窓
   を形成する工程と、前記コンタクト窓を通して前記第２
   導電型の中濃度不純物層より高濃度の第２導電型の高濃
   度不純物層を形成する工程と、その後前記半導体基板を
   熱処理する工程と、前記コンタクト窓を通して金属配線
   を形成する工程とを備えた半導体装置の製造方法。
2. （２）半導体装置はツインウェル構造を有することを特
   徴とする特許請求の範囲第１項記載の半導体装置の製造
   方法。