JPH0334445A - 半導体集積回路装置およびその封止構造 - Google Patents
半導体集積回路装置およびその封止構造Info
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- JPH0334445A JPH0334445A JP1166711A JP16671189A JPH0334445A JP H0334445 A JPH0334445 A JP H0334445A JP 1166711 A JP1166711 A JP 1166711A JP 16671189 A JP16671189 A JP 16671189A JP H0334445 A JPH0334445 A JP H0334445A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 88
- 238000007789 sealing Methods 0.000 title claims description 8
- 239000000758 substrate Substances 0.000 claims abstract description 46
- 229910000679 solder Inorganic materials 0.000 abstract description 26
- 238000000034 method Methods 0.000 abstract description 23
- 230000008021 deposition Effects 0.000 abstract 1
- 239000000853 adhesive Substances 0.000 description 8
- 230000001070 adhesive effect Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 6
- 238000001816 cooling Methods 0.000 description 6
- 238000007689 inspection Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000012360 testing method Methods 0.000 description 4
- 239000000428 dust Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 239000007788 liquid Substances 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 239000000523 sample Substances 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 3
- 229910010293 ceramic material Inorganic materials 0.000 description 2
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 2
- KZHJGOXRZJKJNY-UHFFFAOYSA-N dioxosilane;oxo(oxoalumanyloxy)alumane Chemical compound O=[Si]=O.O=[Si]=O.O=[Al]O[Al]=O.O=[Al]O[Al]=O.O=[Al]O[Al]=O KZHJGOXRZJKJNY-UHFFFAOYSA-N 0.000 description 2
- 229910052863 mullite Inorganic materials 0.000 description 2
- 230000035939 shock Effects 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 239000002826 coolant Substances 0.000 description 1
- 239000000498 cooling water Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15172—Fan-out arrangement of the internal vias
- H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置技術に関し、特に、フリ
ップチップ方式の半導体集積回路装置に適用して有効な
技術に関するものである。
ップチップ方式の半導体集積回路装置に適用して有効な
技術に関するものである。
半導体チップをバンプ電極を介してパッケージ基板上に
実装するフリップチップ方式の半導体集積回路装置につ
いては、例えば−株式会社オーム社、昭和５９年１１月
３０日発行、ｒＬＳＩハンドブックＪ Ｐ２Ｏ３，Ｐ４
１０に記載があり、フリップチップ方式による半導体チ
ップの実装方法やフリップチップ方式の特徴について説
明されている。
実装するフリップチップ方式の半導体集積回路装置につ
いては、例えば−株式会社オーム社、昭和５９年１１月
３０日発行、ｒＬＳＩハンドブックＪ Ｐ２Ｏ３，Ｐ４
１０に記載があり、フリップチップ方式による半導体チ
ップの実装方法やフリップチップ方式の特徴について説
明されている。
ところで、従来のフリップチップ方式の半導体集積回路
装置においては、半導体チップを、塵埃、薬品、ガスあ
るいは湿気等の汚染源や機械的な衝撃から保護するため
キャップによって完全に気密封止しているとともに、半
導体チップで発生した熱を放散するには、バンプ電極か
らパッケージ基板への放熱経路だけでは熱抵抗が高く不
充分なので、半導体チップの裏面をキャップの内壁面に
接着し、半導体チップの裏面側からも熱を放散できる構
造としていた。
装置においては、半導体チップを、塵埃、薬品、ガスあ
るいは湿気等の汚染源や機械的な衝撃から保護するため
キャップによって完全に気密封止しているとともに、半
導体チップで発生した熱を放散するには、バンプ電極か
らパッケージ基板への放熱経路だけでは熱抵抗が高く不
充分なので、半導体チップの裏面をキャップの内壁面に
接着し、半導体チップの裏面側からも熱を放散できる構
造としていた。
そして、従来は、キャップとパッケージ基板とを接着す
る際、これら部材間を接着する半田ど同じ半田を用いて
キャップと半導体チップの裏面とを接着していた。
る際、これら部材間を接着する半田ど同じ半田を用いて
キャップと半導体チップの裏面とを接着していた。
ところが、上記従来のフリップチップ方式の半導体集積
回路技術においては、以下の問題があることを本発明者
は見出した。
回路技術においては、以下の問題があることを本発明者
は見出した。
すなわち、従来はキャップとパッケージ基板とを接着す
る際、これら部材間を接着する半田と同じ半田を用いて
キャップと半導体チップの裏面とを接着しているが、双
方を同時に、かつ良好に接着するには、キャップに加え
る温度や圧力あるいは部材間を接着する半田の膜厚設定
等に微妙な制御を必要とするため、半導体集積回路装置
の組立工程が非常に煩雑化する問題があった。
る際、これら部材間を接着する半田と同じ半田を用いて
キャップと半導体チップの裏面とを接着しているが、双
方を同時に、かつ良好に接着するには、キャップに加え
る温度や圧力あるいは部材間を接着する半田の膜厚設定
等に微妙な制御を必要とするため、半導体集積回路装置
の組立工程が非常に煩雑化する問題があった。
例えば気密封止時にキャップに加える温度や圧力あるい
は部材間を接着する半田の膜厚等によって、キャップと
パッケージ基板との半田接着部に微細な貫通孔が懲戒さ
れ気密性が確保されなかったり、また、キャップとパッ
ケージ基板との間を良好に接着しても半導体チップ裏面
側の半田の濡れ性が不均一となり、半導体チップとキャ
ップとの接着性が充分に確保されなかったりする問題が
あった。
は部材間を接着する半田の膜厚等によって、キャップと
パッケージ基板との半田接着部に微細な貫通孔が懲戒さ
れ気密性が確保されなかったり、また、キャップとパッ
ケージ基板との間を良好に接着しても半導体チップ裏面
側の半田の濡れ性が不均一となり、半導体チップとキャ
ップとの接着性が充分に確保されなかったりする問題が
あった。
このため、気密性や接着性上の不良品数が増加し、半導
体集積回路装置の組立歩留りが著しく低下してしまう問
題があった。
体集積回路装置の組立歩留りが著しく低下してしまう問
題があった。
さらに、半導体チップをキャップによって完全に気密封
止してしまうため、封止後のバンプ電極の状態を検査す
ることができず、電気的試験が困難となる問題があった
。
止してしまうため、封止後のバンプ電極の状態を検査す
ることができず、電気的試験が困難となる問題があった
。
本発明は上記課題に着目してなされたものであり、その
目的は、フリップチップ方式の半導体集積回路装置の組
立工程を容易にすることのできる技術を提供することに
ある。
目的は、フリップチップ方式の半導体集積回路装置の組
立工程を容易にすることのできる技術を提供することに
ある。
また、本発明の他の目的は、フリップチップ方式の半導
体集積回路装置の組立歩留りを向上させることのできる
技術を提供することにある。
体集積回路装置の組立歩留りを向上させることのできる
技術を提供することにある。
また、本発明のさらに他の目的は、フリップチップ方式
の半導体集積回路装置の電気的試験を容易にすることの
できる技術を提供することにある。
の半導体集積回路装置の電気的試験を容易にすることの
できる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、明
細書の記述および添付図面から明らかになるであろう。
細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、以下のとおりである。
要を簡単に説明すれば、以下のとおりである。
すなわち、半導体チップをバンプ電極を介してパッケー
ジ基板上に実装した半導体集積回路装置であって、前記
半導体チップの裏面および前記パッケージ基板の上面に
接着されたキャップの側面に開孔部を形成した半導体集
積回路装置構造とするものである。
ジ基板上に実装した半導体集積回路装置であって、前記
半導体チップの裏面および前記パッケージ基板の上面に
接着されたキャップの側面に開孔部を形成した半導体集
積回路装置構造とするものである。
上記した手段によれば、バンプ電極を介してパッケージ
基板上に実装された半導体チップを完全に気密封止しな
いため、キャップと半導体チップおよびパッケージ基板
とを接着する際に、気密性を考慮する必要がなくなる。
基板上に実装された半導体チップを完全に気密封止しな
いため、キャップと半導体チップおよびパッケージ基板
とを接着する際に、気密性を考慮する必要がなくなる。
この結果、キャップと半導体チップおよびパッケージ基
板とを接着する際、部材間の接着性のみを考慮すれば良
いので、制御が容易となり、半導体集積回路装置の組立
工程を容易にすることが可能となる。
板とを接着する際、部材間の接着性のみを考慮すれば良
いので、制御が容易となり、半導体集積回路装置の組立
工程を容易にすることが可能となる。
また、キャップと半導体チップおよびパッケージ基板と
を接着する際、部材間の接着性のみを考慮すれば良いの
で、半導体集積回路装置の組立歩留りを向上させること
が可能となる。
を接着する際、部材間の接着性のみを考慮すれば良いの
で、半導体集積回路装置の組立歩留りを向上させること
が可能となる。
さらに、キャップに形成された開孔部を介してバンプ電
極の接続状態を検査したり、バンプ電極にプローブ等を
あてたりすることができるため、電気的検査を容易にす
ることが可能となる。
極の接続状態を検査したり、バンプ電極にプローブ等を
あてたりすることができるため、電気的検査を容易にす
ることが可能となる。
第１図は本発明の一実施例である半導体集積回路装置の
外観を示す斜視図、第２図は第１図の■−■線の断面図
、第３図（ａ）、（ロ）はこの半導体集積回路装置の組
立工程を示す斜視図、第４図はこの半導体集積回路装置
の封止構造を説明するマルチチップ・モジュール・パフ
ケージの外観を示す斜視図、第５図は第４図の■−Ｖ線
の断面図である。
外観を示す斜視図、第２図は第１図の■−■線の断面図
、第３図（ａ）、（ロ）はこの半導体集積回路装置の組
立工程を示す斜視図、第４図はこの半導体集積回路装置
の封止構造を説明するマルチチップ・モジュール・パフ
ケージの外観を示す斜視図、第５図は第４図の■−Ｖ線
の断面図である。
以下、本実施例の半導体集積回路装置を第１図および第
２図により説明する。
２図により説明する。
本実施例の半導体集積回路装置のパッケージ１は、パッ
ケージ基板２と、例えば各側面中央に四角形状の開孔部
３が形成されたキャップ４とから４＃或されている。
ケージ基板２と、例えば各側面中央に四角形状の開孔部
３が形成されたキャップ４とから４＃或されている。
パッケージ基板２は、ムライト等のセラミック材料から
なり、その上面には、バンプ電極５ａが複数接着され、
またその下面には、バンプ電極５ｂが複数形成されてい
る。バンプ電極５ａ、５ｂは、ともに半田（Ｐｂ−３ｎ
）等からなるが、上面側のバンプ電極５ａは、下面側の
バンプ電極５ｂよりも融点の低い半田によって構成され
ている。
なり、その上面には、バンプ電極５ａが複数接着され、
またその下面には、バンプ電極５ｂが複数形成されてい
る。バンプ電極５ａ、５ｂは、ともに半田（Ｐｂ−３ｎ
）等からなるが、上面側のバンプ電極５ａは、下面側の
バンプ電極５ｂよりも融点の低い半田によって構成され
ている。
これら上下面のバンプ電極５ａ、５ｂは、パッケージ基
板１の内部に形成された配線６およびスルーホール部７
を介して互いに接続されている。
板１の内部に形成された配線６およびスルーホール部７
を介して互いに接続されている。
配線６およびスルーホール部７は、タングステン（Ｗ）
等の高融点金属から構成されている。
等の高融点金属から構成されている。
パッケージ基板２の上面には、所定の集積回路が構成さ
れた半導体チップ８が素子形成領域を下方に向けて、バ
ンプ電極５ａを介して実装されている。
れた半導体チップ８が素子形成領域を下方に向けて、バ
ンプ電極５ａを介して実装されている。
半導体チップ８の裏面は、半田等からなる接着部９を介
してキャップ４の内壁面に接着されている。したがって
、パッケージ１は、半導体チップ８で発生した熱を半導
体チップ８の裏面側を介してパッケージ１の上面から放
散できる構造となっている。接着部９の半田には、例え
ばバンプ電極５ａの半田よりも融点の低い、高熱伝導性
の半田が使用されている。
してキャップ４の内壁面に接着されている。したがって
、パッケージ１は、半導体チップ８で発生した熱を半導
体チップ８の裏面側を介してパッケージ１の上面から放
散できる構造となっている。接着部９の半田には、例え
ばバンプ電極５ａの半田よりも融点の低い、高熱伝導性
の半田が使用されている。
キャップ４は、窒化アルミニウム（Ａ４２Ｎ）等の熱伝
導度の高いセラミック材料からなる。キャップ４は、例
えばその側面中央に四角形状の開孔部３が形成されてい
るので、キャップ４の四隅から下方に柱部４ａが延設さ
れた構造となっている。
導度の高いセラミック材料からなる。キャップ４は、例
えばその側面中央に四角形状の開孔部３が形成されてい
るので、キャップ４の四隅から下方に柱部４ａが延設さ
れた構造となっている。
キャップ４の柱部４ａは、接着部１０を介してパッケー
ジ基板２と接着されており、これによってキャップ４は
、パッケージ基板２に固定されている。そして、このキ
ャップ４によって、半導体チップ８は外部の機械的な衝
撃から保護されている。
ジ基板２と接着されており、これによってキャップ４は
、パッケージ基板２に固定されている。そして、このキ
ャップ４によって、半導体チップ８は外部の機械的な衝
撃から保護されている。
接着部１０は、本実施例においては半導体チップ８とキ
ャップ４とを接着した接着Ｎ３９と同一の半田が使用さ
れているが、これに限定されるものではなく種々変更可
能であり、例えば高耐熱性の有機材料からなる接着剤で
も良い。
ャップ４とを接着した接着Ｎ３９と同一の半田が使用さ
れているが、これに限定されるものではなく種々変更可
能であり、例えば高耐熱性の有機材料からなる接着剤で
も良い。
このような半導体集積回路装置を組み立てるには、まず
、半導体チップ８の金属電極上に半田バンプを蒸着法あ
るいはエッチバック法等によって形成した後、この半田
バンプと、パッケージ基板１に形成された金属電極とを
相対応させて位置合わせを行い、熱処理炉を通すことに
より半田バンプをリフローして、その後、例えば第３図
（ａ）に示すように、パッケージ基板２上に半導体チッ
プ８を実装する。
、半導体チップ８の金属電極上に半田バンプを蒸着法あ
るいはエッチバック法等によって形成した後、この半田
バンプと、パッケージ基板１に形成された金属電極とを
相対応させて位置合わせを行い、熱処理炉を通すことに
より半田バンプをリフローして、その後、例えば第３図
（ａ）に示すように、パッケージ基板２上に半導体チッ
プ８を実装する。
次いで、第３図（ロ）に示すように、半田ブリホーム９
ａをキャップ４の内壁面と半導体チップ８の裏面との間
に挟み、かつ半田プリホーム１０ａをキャップ４の柱部
４ａの底面とパッケージ基板２の上面との間に挟み、加
圧、加熱して溶着し、第１図で示した半導体集積回路装
置を組み立てる。
ａをキャップ４の内壁面と半導体チップ８の裏面との間
に挟み、かつ半田プリホーム１０ａをキャップ４の柱部
４ａの底面とパッケージ基板２の上面との間に挟み、加
圧、加熱して溶着し、第１図で示した半導体集積回路装
置を組み立てる。
次に、本実施例の半導体集積回路装置の封止構造を説明
する。
する。
第４図は、本実施例の半導体集積回路装置の封止構造を
説明するマルチチップ・モジュール・パッケージ（以下
、モジュール・パッケージという）１１の外観を示して
いる。
説明するマルチチップ・モジュール・パッケージ（以下
、モジュール・パッケージという）１１の外観を示して
いる。
モジュール・パッケージ１１は、モジュール基板１２と
モジュール・キャップ１３とが半田等からなる接着部１
４を介して接着され構成されている。そして、モジュー
ル・キャップ１３の上面には、冷却用の水冷ジャケット
１５が設置されている。モジ−−ル基板１２は、例えば
ムライトからなり、モジュール・キャップ１３は、例え
ばＡｌＮからなる。
モジュール・キャップ１３とが半田等からなる接着部１
４を介して接着され構成されている。そして、モジュー
ル・キャップ１３の上面には、冷却用の水冷ジャケット
１５が設置されている。モジ−−ル基板１２は、例えば
ムライトからなり、モジュール・キャップ１３は、例え
ばＡｌＮからなる。
モジュール・パッケージ１１の内部は、接着部１４によ
り完全に気密封止された状態となっている。そして、モ
ジュール・パッケージ１１の内部には、第５図に示すよ
うに、上記したパッケージｌがバンプ電極５ｂを介して
モジュール基板１２上に実装された状態で複数収容され
ている。
り完全に気密封止された状態となっている。そして、モ
ジュール・パッケージ１１の内部には、第５図に示すよ
うに、上記したパッケージｌがバンプ電極５ｂを介して
モジュール基板１２上に実装された状態で複数収容され
ている。
バンプ電極５ｂは、モジュール基板１２の内部に形成さ
れた図示しない配線およびスルーホール部を介してモジ
−−ル基板１２の下面から下方に延設された接続ピン１
６と電気的に接続されている。
れた図示しない配線およびスルーホール部を介してモジ
−−ル基板１２の下面から下方に延設された接続ピン１
６と電気的に接続されている。
一方、パッケージｌのキャップ４の上面と、モジュール
・キャップ１３の内壁面との間には、例えばアルミニウ
ムのような熱伝導度の高い金属からなる放熱体１７が設
置されている。放熱体１７は、半導体チップ４の裏面側
の放熱経路を形成している。
・キャップ１３の内壁面との間には、例えばアルミニウ
ムのような熱伝導度の高い金属からなる放熱体１７が設
置されている。放熱体１７は、半導体チップ４の裏面側
の放熱経路を形成している。
そして、モジュール・キャップ１３の上面に設置された
水冷ジャケラ）１５の内部には、冷却水を流すための四
角形状の通路１８が複数形成されており、半導体チップ
８を冷却できるようになっている。なお、モジュール・
パッケージ１１の内部に液体窒素等の不活性冷媒を注入
し、冷却効果を促進させることも可能である。
水冷ジャケラ）１５の内部には、冷却水を流すための四
角形状の通路１８が複数形成されており、半導体チップ
８を冷却できるようになっている。なお、モジュール・
パッケージ１１の内部に液体窒素等の不活性冷媒を注入
し、冷却効果を促進させることも可能である。
このように本実施例によれば、以下の効果を得ることか
可能となる。
可能となる。
（１）、半導体チップ８の裏面に接着されたキャップ４
の側面に開孔１３を形成したことにより、半導体チップ
８を完全に気密封止しないので、キャップ４と半導体チ
ップ８およびパッケージ基板２とを接着する際に、気密
性を考慮する必要がなくなる。
の側面に開孔１３を形成したことにより、半導体チップ
８を完全に気密封止しないので、キャップ４と半導体チ
ップ８およびパッケージ基板２とを接着する際に、気密
性を考慮する必要がなくなる。
（２）、上記（１）により、キャップ４と半導体チップ
８およびパフケージ基板２とを接着する際、部材間の接
着性のみを考慮すれば良いので、制御が容易となり、半
導体集積回路装置の組立工程を容易にすることが可能と
なる。
８およびパフケージ基板２とを接着する際、部材間の接
着性のみを考慮すれば良いので、制御が容易となり、半
導体集積回路装置の組立工程を容易にすることが可能と
なる。
（３）、上記（１）により、気密性の良否を検査するＨ
ｅリークテストやバブルリークテスト等の検査工程を必
要としなくなるため、半導体集積回路装置の組立工数を
低減することが可能となる。
ｅリークテストやバブルリークテスト等の検査工程を必
要としなくなるため、半導体集積回路装置の組立工数を
低減することが可能となる。
（４）、上記（１）により、キャップ４と半導体チップ
８およびパッケージ基板２とを接着する際、部材間の接
着性のみを考慮すれば良いので、不良発生率が大幅に低
減され、半導体集積回路装置の組立歩留りを向上させる
ことが可能となる。
８およびパッケージ基板２とを接着する際、部材間の接
着性のみを考慮すれば良いので、不良発生率が大幅に低
減され、半導体集積回路装置の組立歩留りを向上させる
ことが可能となる。
（５）、キャップ４に形成された開孔ａｌｌＳ３を介し
てバンプ電極５ａの接続状態を検査したり、バンプ電極
５ａに直接プローブ等をあてたりすることができるため
、電気的検査を容易にすることが可能となる。
てバンプ電極５ａの接続状態を検査したり、バンプ電極
５ａに直接プローブ等をあてたりすることができるため
、電気的検査を容易にすることが可能となる。
（６）、上記（２）、（３）、（５）により、半導体集
積回路装置の組立工程時間を大幅に短縮することが可能
となる。
積回路装置の組立工程時間を大幅に短縮することが可能
となる。
（？） 、パッケージ１をモジュール・パッケージ１１
の内部に気密封止したことにより、半導体チップ８が塵
埃、薬品、ガスあるいは湿気等から保護されるため、信
頼性の高い半導体集積回路装置を得ることが可能となる
。
の内部に気密封止したことにより、半導体チップ８が塵
埃、薬品、ガスあるいは湿気等から保護されるため、信
頼性の高い半導体集積回路装置を得ることが可能となる
。
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
例えば、前記実施例においては、開孔部をキャップの側
面中央に形成した場合について説明したが、これに限定
されるものではなく種々変更可能であり、例えば第６図
に示すように、キャップ４の側面の両端部に開孔部３を
形成しても良い。
面中央に形成した場合について説明したが、これに限定
されるものではなく種々変更可能であり、例えば第６図
に示すように、キャップ４の側面の両端部に開孔部３を
形成しても良い。
また、前記実施例においては、半導体集積回路装置をモ
ジュール・パッケージ内に封止した場合について説明し
たが、これに限定されるものではなく、例えば半導体集
積回路装置を実装した配線基板を液体窒素の中に直浸け
しても良い。この場合、キャップに開孔部が形成されて
いるため、半導体チップが液体窒素に直接浸され、冷却
効果を向上させることが可能となる。
ジュール・パッケージ内に封止した場合について説明し
たが、これに限定されるものではなく、例えば半導体集
積回路装置を実装した配線基板を液体窒素の中に直浸け
しても良い。この場合、キャップに開孔部が形成されて
いるため、半導体チップが液体窒素に直接浸され、冷却
効果を向上させることが可能となる。
本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
すなわち、半導体チップをバンプ電極を介してパッケー
ジ基板上に実装した半導体集積回路装置に開孔部を懲戒
したことにより、以下の効果を得ることが可能となる。
ジ基板上に実装した半導体集積回路装置に開孔部を懲戒
したことにより、以下の効果を得ることが可能となる。
（１）、半導体チップを完全に気密封止しないため、キ
ャップと半導体チップおよびパッケージ基板とを接着す
る際に、気密性を考慮する必要がなくなる。
ャップと半導体チップおよびパッケージ基板とを接着す
る際に、気密性を考慮する必要がなくなる。
（２）、上記（１）により、キャップと半導体チップお
よびパッケージ基板とを接着する際、部材間の接着性の
みを考慮すれば良いので、制御が容易となり半導体集積
回路装置の組立工程を容易にすることが可能となる。
よびパッケージ基板とを接着する際、部材間の接着性の
みを考慮すれば良いので、制御が容易となり半導体集積
回路装置の組立工程を容易にすることが可能となる。
（３）、上記（１）により、キャップと半導体チップお
よびパッケージ基板とを接着する際、部材間の接着性の
みを考慮すれば良いので、不良発生率が大幅に低減され
、半導体集積回路装置の組立歩留りを向上させることが
可能となる。
よびパッケージ基板とを接着する際、部材間の接着性の
みを考慮すれば良いので、不良発生率が大幅に低減され
、半導体集積回路装置の組立歩留りを向上させることが
可能となる。
（４）、キャップに形成された開孔部を介してバンプ電
極の接続状態を検査したり、バンプ電極にプローブ等を
あてたりすることができるため、電気的検査を容易にす
ることが可能となる。
極の接続状態を検査したり、バンプ電極にプローブ等を
あてたりすることができるため、電気的検査を容易にす
ることが可能となる。
（５）、上記（２）、（４）により、半導体集積回路装
置の組立工程時間を大幅に短縮することが可能となる。
置の組立工程時間を大幅に短縮することが可能となる。
また、前記パッケージ基板をバンプ電極を介してモジュ
ール基板上に複数実装し、前記モジュール基板をモジュ
ール・キャップによって気密封止したことにより、半導
体チップが塵埃、薬品、ガスあるいは湿気等から保護さ
れるため、信頼性の高い半導体集積回路装置を得ること
が可能となる。
ール基板上に複数実装し、前記モジュール基板をモジュ
ール・キャップによって気密封止したことにより、半導
体チップが塵埃、薬品、ガスあるいは湿気等から保護さ
れるため、信頼性の高い半導体集積回路装置を得ること
が可能となる。
路装置の外観を示す斜視図、
第２図は第１図の■−■線の断面図、
第３図（ａ）、（ｂ）はこの半導体集積回路装置の組立
工程を示す斜視図、 第４図はこの半導体集積回路装置の封止構造を説明する
マルチチップ・モジュール・パッケージの外観を示す斜
視図、 第５図は第４図のＶ−Ｖ線の断面図である。
工程を示す斜視図、 第４図はこの半導体集積回路装置の封止構造を説明する
マルチチップ・モジュール・パッケージの外観を示す斜
視図、 第５図は第４図のＶ−Ｖ線の断面図である。
１・・・パッケージ、２・・・パッケージ基板、３・・
・開孔部、４・・・キャップ、４ａ・・・柱部、５ａ、
５ｂ・・・バンプ電極、６・・・配線、７・・・スルー
ホール部、８・・・半導体チップ、９，１０．１４・・
・接着部、９ａ、１０ａ・・・半田ブリホーム、１１・
・・マルチチップ・モジュール・パッケージ、１２・・
・モジュール基板、１３・・・モジュール・キャップ、
１５・・・水冷ジャケット、１６・・・接続ピン、１７
・・・放熱体、１８・・・通路。
・開孔部、４・・・キャップ、４ａ・・・柱部、５ａ、
５ｂ・・・バンプ電極、６・・・配線、７・・・スルー
ホール部、８・・・半導体チップ、９，１０．１４・・
・接着部、９ａ、１０ａ・・・半田ブリホーム、１１・
・・マルチチップ・モジュール・パッケージ、１２・・
・モジュール基板、１３・・・モジュール・キャップ、
１５・・・水冷ジャケット、１６・・・接続ピン、１７
・・・放熱体、１８・・・通路。
第
図
（ａ）
□
町ｌや
Claims (1)
- 【特許請求の範囲】 １、半導体チップをバンプ電極を介してパッケージ基板
上に実装した半導体集積回路装置であって、前記半導体
チップの裏面およびパッケージ基板の上面に接着された
キャップの側面に開孔部を形成したことを特徴とする半
導体集積回路装置。 ２、前記パッケージ基板をバンプ電極を介してモジュー
ル基板上に複数実装し、前記モジュール基板をモジュー
ル・キャップによって気密封止したことを特徴とする請
求項１記載の半導体集積回路装置の封止構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1166711A JPH0334445A (ja) | 1989-06-30 | 1989-06-30 | 半導体集積回路装置およびその封止構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1166711A JPH0334445A (ja) | 1989-06-30 | 1989-06-30 | 半導体集積回路装置およびその封止構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0334445A true JPH0334445A (ja) | 1991-02-14 |
Family
ID=15836342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1166711A Pending JPH0334445A (ja) | 1989-06-30 | 1989-06-30 | 半導体集積回路装置およびその封止構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0334445A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5658601A (en) * | 1993-03-02 | 1997-08-19 | Kabushiki Kaisha Hoshi Plastic | Machine for cutting strand |
| US6195268B1 (en) * | 1997-06-09 | 2001-02-27 | Floyd K. Eide | Stacking layers containing enclosed IC chips |
| WO2006059556A1 (ja) * | 2004-12-02 | 2006-06-08 | Murata Manufacturing Co., Ltd. | 電子部品及びその製造方法 |
| JP2016103569A (ja) * | 2014-11-28 | 2016-06-02 | 京セラサーキットソリューションズ株式会社 | 半導体素子の実装構造 |
-
1989
- 1989-06-30 JP JP1166711A patent/JPH0334445A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5658601A (en) * | 1993-03-02 | 1997-08-19 | Kabushiki Kaisha Hoshi Plastic | Machine for cutting strand |
| US6195268B1 (en) * | 1997-06-09 | 2001-02-27 | Floyd K. Eide | Stacking layers containing enclosed IC chips |
| WO2006059556A1 (ja) * | 2004-12-02 | 2006-06-08 | Murata Manufacturing Co., Ltd. | 電子部品及びその製造方法 |
| JPWO2006059556A1 (ja) * | 2004-12-02 | 2008-06-05 | 株式会社村田製作所 | 電子部品及びその製造方法 |
| US7557307B2 (en) | 2004-12-02 | 2009-07-07 | Murata Manufacturing Co., Ltd. | Electronic component and its manufacturing method |
| JP4677991B2 (ja) * | 2004-12-02 | 2011-04-27 | 株式会社村田製作所 | 電子部品及びその製造方法 |
| JP2016103569A (ja) * | 2014-11-28 | 2016-06-02 | 京セラサーキットソリューションズ株式会社 | 半導体素子の実装構造 |
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