JPH0334053A - 制御移行方式 - Google Patents
制御移行方式Info
- Publication number
- JPH0334053A JPH0334053A JP16671889A JP16671889A JPH0334053A JP H0334053 A JPH0334053 A JP H0334053A JP 16671889 A JP16671889 A JP 16671889A JP 16671889 A JP16671889 A JP 16671889A JP H0334053 A JPH0334053 A JP H0334053A
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- JP
- Japan
- Prior art keywords
- ram
- rom
- program
- mpu
- control
- Prior art date
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- Pending
Links
- 238000000034 method Methods 0.000 claims description 2
- 238000004092 self-diagnosis Methods 0.000 abstract description 7
- 238000005516 engineering process Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000009191 jumping Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 210000003813 thumb Anatomy 0.000 description 1
Landscapes
- Multi Processors (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、読出し専用メモリ（ＲＯＭ）から読み書き自
在メモリ（ＲＡＭ）に制御を移行させる方式に関する。
在メモリ（ＲＡＭ）に制御を移行させる方式に関する。
従来ＲＯＭからＲＡＭへ制御を移行するにはＲＯＭプロ
グラムからＲＡＭプログラムへＪＵＭＰ命令を介して行
っていた８本方式ではＦＣＣ割込処理等をＲＯＭとＲＡ
Ｍの両方でサポートする必要があった。
グラムからＲＡＭプログラムへＪＵＭＰ命令を介して行
っていた８本方式ではＦＣＣ割込処理等をＲＯＭとＲＡ
Ｍの両方でサポートする必要があった。
なおこの種の技術として関連するものには例えばインテ
ル社発行のｒ８０３８６ハードウエア・レファレンスマ
ニュアルＪ第１１７〜１１８頁に記載された技術等が挙
げられる。
ル社発行のｒ８０３８６ハードウエア・レファレンスマ
ニュアルＪ第１１７〜１１８頁に記載された技術等が挙
げられる。
上記従来技術はＲＯＭプログラムからＲＡＭプログラム
へＪＵＭＰするためのアドレスをＬｇ識する必要があり
、ＲＡＭプログラムの変更によすＲＯＭプログラムまで
影響をうける問題があった。
へＪＵＭＰするためのアドレスをＬｇ識する必要があり
、ＲＡＭプログラムの変更によすＲＯＭプログラムまで
影響をうける問題があった。
本発明はＲＯＭプログラムとＲＡＭプログラムの依存性
を無くすことを目的とする。
を無くすことを目的とする。
上記目的を達成するために、ＲＯＭプログラムにて装置
の自己診断実施後ＲＡＭに制御を移す場合に、割込ベク
タテーブルとＲＡＭプログラムのローディングを行った
後、割込みベクタを指定した割込みによりＲＡＭプログ
ラムに制御を移すものである。
の自己診断実施後ＲＡＭに制御を移す場合に、割込ベク
タテーブルとＲＡＭプログラムのローディングを行った
後、割込みベクタを指定した割込みによりＲＡＭプログ
ラムに制御を移すものである。
ＲＯＭプログラムは、自己診断実行後、ベクタテーブル
の入れ換えを実行するため、上位よりソフトウェアリセ
ットをかけることにより、ＲＯＭからＲＡＭへの制御を
移行することができる。
の入れ換えを実行するため、上位よりソフトウェアリセ
ットをかけることにより、ＲＯＭからＲＡＭへの制御を
移行することができる。
以下本発明の実施例について図面を用いて説明する。本
発明の装置構成を示したのが第１図である。ＲＡＭの詳
細構造を示したのが第２図である。
発明の装置構成を示したのが第１図である。ＲＡＭの詳
細構造を示したのが第２図である。
本発明の動作シーケンス例を示したのが第３図及び第４
図である。以下第３図の動作シーケンスをもとに説明す
る。ＭＰＵ−８２０から上位バス２２を介してリセット
割込みをかけると、この割込みを上位インタフェース制
御部２３が検知し。
図である。以下第３図の動作シーケンスをもとに説明す
る。ＭＰＵ−８２０から上位バス２２を介してリセット
割込みをかけると、この割込みを上位インタフェース制
御部２３が検知し。
メモリ制御部３１に割込みを通知する。メモリ制御部３
１は、ＲＡＭ３０へのアクセスに関係のない信号と認識
し、該割込みを下位インタフェース制御部４１に通知す
る。下位インタフェース制御部４１は、該割込みをＭＰ
Ｕ−Ａ４０に通知し。
１は、ＲＡＭ３０へのアクセスに関係のない信号と認識
し、該割込みを下位インタフェース制御部４１に通知す
る。下位インタフェース制御部４１は、該割込みをＭＰ
Ｕ−Ａ４０に通知し。
ＭＰＵ−Ａ４０は、下位バス４２を介してＲＯＭ５０内
の命令を実行開始する。ＲＯＭ５０は、ＭＰＵ−Ａ４０
によって遂−実行され、自己診断（ＲＯＭ５０（７）サ
ムチエツク、ＲＡＭ３０のＷＲＩＴＥ／ＲＥＡＤチエツ
ク）を行い、結果がＯＫならば、ＲＡＭ３０内のインタ
フェースエリア３４にＲＯＭ自己診断終了を意味するコ
ード（１６進２桁）を設定し、ＭＰＵ−Ｂ２ＯにＲＯＭ
自己診断完了を通知する。通知ルートは、前述リセット
割込みの逆ルートでありｌＭＰＵ−Ａ４０→下位バス４
２→制御部４１→制御部３１→制御部２３→上位バス２
２−）ＭＰＵ−Ｂ２０である。該ＲＯＭ自己診断完了の
通知を受けたＭＰＵ−Ｂ２Ｏは、ハードディスク２１よ
りＲＡＭ３０上にローディングすべきベクタテーブル３
２およびプログラム３３を読出し、上位バス２２を介し
て上位インタフェース制御部２３．メモリ制御部３１を
通り、ＲＡＭ３ｏにベクタテーブル３２およびプログラ
ム３３をローディングする。この際メモリ制御部３１は
、ＲＡＭ３０がＭＰＵ−Ｂ２ＯとＭＰＵ−Ａ４０両方の
ＭＰＵからのアクセス競合を防ぐ制御を行っている。ロ
ーディングが完了するとＭＰＵ−Ｂ２ＯはＲＡＭ３０内
のインタフェースエリア３４にローディング完了を意味
する１６進２桁のコードを設定し、ＭＰＵ−Ａ４０にロ
ーディング完了の割込みを通知する０本割込みを受けた
ＭＰＵ−Ａ４０は、ローディングされたベクタテーブル
３２に従い、ＲＡＭ３０にロードされたプログラム中の
命令を実行する。
の命令を実行開始する。ＲＯＭ５０は、ＭＰＵ−Ａ４０
によって遂−実行され、自己診断（ＲＯＭ５０（７）サ
ムチエツク、ＲＡＭ３０のＷＲＩＴＥ／ＲＥＡＤチエツ
ク）を行い、結果がＯＫならば、ＲＡＭ３０内のインタ
フェースエリア３４にＲＯＭ自己診断終了を意味するコ
ード（１６進２桁）を設定し、ＭＰＵ−Ｂ２ＯにＲＯＭ
自己診断完了を通知する。通知ルートは、前述リセット
割込みの逆ルートでありｌＭＰＵ−Ａ４０→下位バス４
２→制御部４１→制御部３１→制御部２３→上位バス２
２−）ＭＰＵ−Ｂ２０である。該ＲＯＭ自己診断完了の
通知を受けたＭＰＵ−Ｂ２Ｏは、ハードディスク２１よ
りＲＡＭ３０上にローディングすべきベクタテーブル３
２およびプログラム３３を読出し、上位バス２２を介し
て上位インタフェース制御部２３．メモリ制御部３１を
通り、ＲＡＭ３ｏにベクタテーブル３２およびプログラ
ム３３をローディングする。この際メモリ制御部３１は
、ＲＡＭ３０がＭＰＵ−Ｂ２ＯとＭＰＵ−Ａ４０両方の
ＭＰＵからのアクセス競合を防ぐ制御を行っている。ロ
ーディングが完了するとＭＰＵ−Ｂ２ＯはＲＡＭ３０内
のインタフェースエリア３４にローディング完了を意味
する１６進２桁のコードを設定し、ＭＰＵ−Ａ４０にロ
ーディング完了の割込みを通知する０本割込みを受けた
ＭＰＵ−Ａ４０は、ローディングされたベクタテーブル
３２に従い、ＲＡＭ３０にロードされたプログラム中の
命令を実行する。
コレニヨリ、ＲＯＭ５０とＲＡＭ３０は特別なイン）フ
ェースを持つことなく、ＲＯＭからＲＡＭへ制御を移行
できる。
ェースを持つことなく、ＲＯＭからＲＡＭへ制御を移行
できる。
次に第４図により、ＭＰＵ−Ｂ２ＯからＭＰＵ−Ａ４０
に割込みをかけてから目的のＲＡＭプログラム３３に制
御移行するまでの実施例を説明する。ＭＰＵ−Ｂ２Ｏか
らＭＰ、Ｕ−Ａ４０へ（７３割込みと同時に割込み番号
がＭＰＵ−Ａ４０に渡され、ＭＰＵ−Ａ４０は割込み番
号を４倍したアドレスのベクタテーブルを読み出し、読
み出したベクタにより指定されたアドレスのプログラム
３３に起動がかかり、ＲＯＭ５０からＲＡＭ３０への制
御移行が完了する。
に割込みをかけてから目的のＲＡＭプログラム３３に制
御移行するまでの実施例を説明する。ＭＰＵ−Ｂ２Ｏか
らＭＰ、Ｕ−Ａ４０へ（７３割込みと同時に割込み番号
がＭＰＵ−Ａ４０に渡され、ＭＰＵ−Ａ４０は割込み番
号を４倍したアドレスのベクタテーブルを読み出し、読
み出したベクタにより指定されたアドレスのプログラム
３３に起動がかかり、ＲＯＭ５０からＲＡＭ３０への制
御移行が完了する。
本発明の効果は以下の通りである。
（１）ＲＯＭからＲＡＭの移行は、ベクタテーブルの入
れ換えにより行うので、制御方式が容易である。
れ換えにより行うので、制御方式が容易である。
（２）ＲＯＭとＲＡＭ間には何もインタフェースを持っ
ていないので依存性がなく、ＲＯＭの内容変更があって
もＲＡＭに影響を与えない。またその逆も然りである。
ていないので依存性がなく、ＲＯＭの内容変更があって
もＲＡＭに影響を与えない。またその逆も然りである。
第１図は装置構成図、第２図はＲＡＭの詳細内容を示す
図、第３図及び第４図はＭＰＵ−Ａ。 ＭＰＵ−Ｂのシーケンスを示す図である。 ３０・・・ＲＡＭ。 ３２・・・ベクタテーブル。 ３３・・・プログラム、′５０・・・ＲＯＭ。 第１ 囚 第 づ 閃 あ 凶
図、第３図及び第４図はＭＰＵ−Ａ。 ＭＰＵ−Ｂのシーケンスを示す図である。 ３０・・・ＲＡＭ。 ３２・・・ベクタテーブル。 ３３・・・プログラム、′５０・・・ＲＯＭ。 第１ 囚 第 づ 閃 あ 凶
Claims (1)
- １、読出し専用メモリ（以下ＲＯＭと称す）内のプログ
ラムを実行後、読み書き自在メモリ（以下ＲＡＭと称す
）内のプログラムを実行する装置において、該ＲＯＭ及
びＲＡＭプログラムを実行する命令実行プロセッサ（以
下ＭＰＵ−Ａと称す）と、該ＲＡＭにプログラム及び割
込み種別によって実行するプログラム指定するテーブル
（以下割込みベクタテーブルと称す）を書込む（以下ロ
ーディングと称す）命令実行プロセッサ（以下ＭＰＵ−
Ｂと称す）と、ＲＯＭプログラム実行終了をＭＰＵ−Ｂ
に通知する手段と、ローディング完了をＭＰＵ−Ａに割
込みベクタを指定した割込みにより通知する手段を設け
ることにより、ＲＯＭからＲＡＭへの制御移行を、ロー
ディング完了後のＭＰＵ−Ａに対する割込みによって行
うことを特徴とする制御移行方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16671889A JPH0334053A (ja) | 1989-06-30 | 1989-06-30 | 制御移行方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16671889A JPH0334053A (ja) | 1989-06-30 | 1989-06-30 | 制御移行方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0334053A true JPH0334053A (ja) | 1991-02-14 |
Family
ID=15836471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16671889A Pending JPH0334053A (ja) | 1989-06-30 | 1989-06-30 | 制御移行方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0334053A (ja) |
-
1989
- 1989-06-30 JP JP16671889A patent/JPH0334053A/ja active Pending
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