JPH0329338A - 半導体装置の設計方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体装置、特にＧａＡｓ等の化合物半導体
を用いたＩＣの設計方法に関する。

（従来の技術） 半導体装置は、ウエーハ上に所要の素子パターンを形成
した後、ウエーハ上のスクライブラインに裁断用の傷を
入れるスクライブとこの傷に沿って切離すダイシングが
行われて多数のチップが形成される。次いで、このチッ
プをリードフレーム等にダイボンディングした後、チッ
プ上のボンディングパッドからワイヤを引出すワイヤボ
ンディング等の実装工程を経て完成される。

ところで、ＧａＡｓ等の化合物半導体は、Ｓｔ等に比べ
て基板そのものかもろく、へき開し易い。

このため、このような化合物半導体を用いた基板では、
上述のスクライブ、ダイシング又はワイヤボンディング
等のプロセスの際に、ひび割れや破損等の損傷を受け易
く、この損傷により素子特性が劣化するおそれがある。

このため、ＩＣ等の製造に際しては、上述のような損傷
の発生に対応した素子パターンの設計が不可欠である。

従来、このようなチップの損傷状態の評価は、顕微鏡観
察等の目視検査に頼るか、実際に製造した半導体装置の
特性を測定したり、経時的な特性劣化を評価することで
損傷が生じる範囲を決め、これに基づいて素子パターン
を、その損傷の生じる範囲外に配置するように設計を行
っていた。

（発明が解決しようとする課題） 従来の設計方法における目視検査では、検知不能な小さ
なクラック等が存在していても、その有無の評価を行う
ことはできない。また主観的な評価法であるため、評価
結果にばらつきが生じて信頼性が低く、さらには検査に
時間がかかり、大量のチップの評価を行うことは困難で
ある。このため、チップ上の損傷が生じる範囲を明確に
決めることは困難である。

一方、半導体装置の特性を実際に測定したり、経時的な
特性劣化を評価する方法では、間接的評価法で評価内容
が複雑であり、さらには長時間を要する。

そこで、本発明は、損傷の生じる範囲の評価が比較的単
純で、その損傷の生じる範囲の決定を少ないばらつきで
早く行うことができて高信頼性の得られる設計を短時間
で行うことのできる半導体装置の設計方法を提供するこ
とを目的とする。

［発明の構成］ （課題を解決するための手段） 本発明は、上記課題を解決するために、化合物半導体基
板上に導電層からなる所定のパターンを形成し、当該化
合物半導体基板に損傷の生じる製造プロセスを実行した
後、前記導電層からなるパターンの電気的特性を測定し
、この測定桔果に基づき前記製造プロセスにより前記化
合物半導体基板に損傷が生じる範囲を決定し、この損傷
により影響を受ける素子パターンを前記決定した範囲外
に配置・することを要旨とする。

（作用） 化合物半導体基板上に評価用の導電層からなる所定のパ
ターンとして、例えばスクライブライン又はボンディン
グパッドから一定間隔ずつ離れた複数本のストライブ状
抵抗層を形成する。次いで損傷の生じるプロセスとして
、例えばスクライブラインにスクライブ及びダイシング
を実行し、またボンディングパッドにはワイヤボンディ
ング等を実行する。このようなプロセス実行後、複数本
の抵抗層の抵抗値を測定し、スクライブライン又はボン
ディングバッドからどの範囲まで離れた抵抗層の抵抗値
が増大しているかを検知する。この検知結果に基づき化
合物半導体基板に損傷の生じる範囲が短時間で確度よく
決定される。そして、この評価データを基にして＃ｊＩ
傷の生じる範囲外に素子パターンを配置するパターン設
計を行うことにより、高信頼性の得られる半導体装置の
設計が可能となる。

（実施例） 以下、本発明の実施例を図面を参照して説明する。

第１図は、本発明の一実施例を説明するための図である
。同図は、ウエーハにスクライブ及びダイシングプロセ
スを施したときに半導体基板に生じる損傷の範囲を電気
的に評価するためのパターン例を示している。

まず、半絶縁性ＧａＡｓの半導体基板１上に、所定のパ
ターンを形成する。必要なパターンは所要幅のスクライ
ブライン２と、このスクライブラィン２に対しチップ形
成領域側に、スクライブライン２に平行で、かつスクラ
イブライン２からそれぞれ一定間隔づつ離れた導電層パ
ターンとしての複数本の抵抗層３ａ〜３ｅと、これらの
抵抗層３８〜３ｅを一定の長さ間隔ごとにショートする
金属層４３〜４ｇと、各金属層４ａ〜４ｇの端部に形成
された測定パッド５ａ〜５ｇとからなっている。

抵抗層３ａ〜３ｅは、通常のイオン注入による２００Ω
／口程度のシート抵抗を持つ拡散層抵抗を用いて形成し
、各抵抗層３ａ〜３ｅの１本の幅は５μｍ程度で、スク
ライブライン２の端から、それぞれ１０μｍ１２０μｍ
１３０μｍ１４５μｍ１６５μｍづつ離して５本を形成
する。また、金属層４８〜４ｇは、例えばＡ　ｕ−Ｇ　
ｅ　／　Ｎ　ｉを用いた１Ω／口以下のシート抵抗を持
つオーミツク金属層で形成し、抵抗層３ａ〜３ｅを１０
０μｍの長さ間隔ごとにシ！ｔ−ｒ卜するようにバター
ニングする。測定バッド５ａ〜５ｇも金属層４ａ〜４ｇ
と同様のオーミック金属層で形成する。

上記のパターン寸法及びシート抵抗から、隣り合う測定
バッド５ａ−５ｂ，５ｂ−５ｃ・・間における抵抗層３
ａ〜３ｅの１本当りの抵抗層は４ｋΩであり、このパタ
ーン例では５本の抵抗層３ａ〜３ｅが並列接続されてい
るので、損傷を受ける前の各測定パッド間の抵抗層は４
／５ｋΩである。

このように、半導体基板１上に所定のパターンを準備し
たのち、その半導体基板１に損傷の生じるプロセスとし
てスクライブライン２にスクライブを実行する。このプ
ロセスの実行により、チップ領博に、通常ひび割れや破
損などの損傷が生じる。いま、その損傷の生じた範囲が
スクライプライン２の端から１５μｍ程度まであったと
すると、抵抗層３ａがその損傷により切断されて抵抗層
が顕著に増大する。したがってプロセス実行後に隣り合
う測定パッド間の電気的抵抗を測定すると、その抵抗値
は、約（４／４）−１ｋΩとなる。この測定抵抗値は、
スクライプライン２の端から損傷の生じた範囲が大にな
るほど切断等の生じる抵抗層の本数が増えて高くなる。

このプロセス実行後の各測定パッド間の抵抗層３ａ〜３
ｅの抵抗値の変化から、スクライブライン２の端から損
傷の生じる範囲を決定することが可能となる。そして、
各測定パッド５ａ−５ｂ％５ｂ−５ｃ・・間の各抵抗測
定値の平均をとることにより、損傷の生じる範囲の決定
が少ないばらつきで確度よく短時間に行われる。

なお、上述の例では、損傷の生じるプロセスとしてスク
ライブのみを行った場合について述べたが、ス．クライ
プの後、さらにグイシングブｐセスを行ってチップ化し
たのちも、上記と同様の測定評価を行うことができる。

第２図は、本発明の他の実施例を説明するための図であ
る。同図は、ワイヤボンディングのプロセスを実行した
とき半導体基板に生じる損傷の範囲を電気的に評価する
ためのパターン例を示している。

なお、第２図において前記第１図における部材及び部位
等と同一ないし均等のものは、前記と同一符号を以って
示し、重複した説明を省略する。

このパターン例では、前記第１図のスクライプラインに
代えて複数個のボンディングバッド６を所要間隔をおい
て形成し、このボンディングパッド６の端から、それぞ
れ５μｍ１１５μｍ１２５μｍ１４０μｍ１６０μｍづ
つ離して５本の抵抗層３ａ〜３ｅを形成する。

半導体基板１上に所定のパターンを準備したのち、その
半導体基板１に損傷の生じるプロセスとしてボンディン
グバッド６にワイヤボンディングを実行する。

プロセス実行後の、測定バッド５ａ−５ｂ，５ｂ−５ｃ
・・間の各抵抗測定値による損傷の生じる範囲の評価・
決定は前記一実施例の場合と同様である。

上述のようにしてスクライブ、ダイシング又はワイヤボ
ンディング等のプロセス実行により半導体基板１に損傷
の生じる範囲を決定したのち、このデータを基にして損
傷の生じる範囲外に素子パターンを配置するパターン設
計を行うことにより、高信頼性の得られる半導体装置の
設計が可能となる。

なお、第１図及び第２図のパターン例では抵抗層を５本
設定したが、その本数をさらに増設することにより半導
体基板に損傷の生じる範囲の決定精度を高めることがで
きる。また、上記の例では抵抗層の幅が一定であるが変
化させて精度を高めることもできる。第２図の例におい
ては、複数本の抵抗層を平行に配置する場合に限らず、
複数本の抵抗層をボンディングパッドを中心とした同心
の円弧状に形成してもよい。

［発明の効果〕 以上説明したように、本発明によれば、化合物半導体基
板上に評価用として導電層からなる所定のパターンを形
成し、その化合物半導体基板に損傷の生じる製造プロセ
スとして例えばスクライブ、ダイシング又はワイヤボン
ディング等を実行し、この製造プロセス実行後、上記導
電層パターンの電気的特性としてその抵抗値を測定し、
抵抗値の増大変化等の測定結果に基づいて化合物半導体
基板に損傷の生じる範囲を決定するようにしたため、こ
の損傷の生じる範囲の決定が比較的単純な方法により少
ないばらつきで確度よく、かつ早く行うことができる。

したがって、その決定した範囲外に素子パターンを配置
するパターン設計を行うことにより、高歩留りで高信頼
性の得られる″４ミ導体装置の設計を短時間で行うこと
ができるという顕著な効果が得られる。

【図面の簡単な説明】

第１図は本発明に係る半導体装置の設計方法の一実施例
に適用する導電層パターン等を示す平面図、第２図は本
発明の他の実施例に適用する導電層パターン等を示す平
面図である。 １：半導体基板、　　２：スクライブライン、３ａ〜３
ｅ：導電層パターンとしての抵抗層、４ａ〜４ｇ：金属
層、 ５８〜５ｇ：測定パッド、 ６：ボンディングパッド。

Claims (1)

【特許請求の範囲】
1. 化合物半導体基板上に導電層からなる所定のパターンを
   形成し、当該化合物半導体基板に損傷の生じる製造プロ
   セスを実行した後、前記導電層からなるパターンの電気
   的特性を測定し、この測定結果に基づき前記製造プロセ
   スにより前記化合物半導体基板に損傷が生じる範囲を決
   定し、この損傷により影響を受ける素子パターンを前記
   決定した範囲外に配置することを特徴とする半導体装置
   の設計方法。