JPH0328819B2 - - Google Patents
Info
- Publication number
- JPH0328819B2 JPH0328819B2 JP57064802A JP6480282A JPH0328819B2 JP H0328819 B2 JPH0328819 B2 JP H0328819B2 JP 57064802 A JP57064802 A JP 57064802A JP 6480282 A JP6480282 A JP 6480282A JP H0328819 B2 JPH0328819 B2 JP H0328819B2
- Authority
- JP
- Japan
- Prior art keywords
- common electrode
- electrode
- solder
- etching
- protruding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000005530 etching Methods 0.000 claims description 33
- 229910000679 solder Inorganic materials 0.000 claims description 30
- 238000007747 plating Methods 0.000 claims description 24
- 238000000034 method Methods 0.000 claims description 17
- 238000002161 passivation Methods 0.000 claims description 16
- 238000010438 heat treatment Methods 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 22
- 239000012792 core layer Substances 0.000 description 6
- 239000007788 liquid Substances 0.000 description 5
- 239000000243 solution Substances 0.000 description 5
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 4
- ROOXNKNUYICQNP-UHFFFAOYSA-N ammonium persulfate Chemical compound [NH4+].[NH4+].[O-]S(=O)(=O)OOS([O-])(=O)=O ROOXNKNUYICQNP-UHFFFAOYSA-N 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000011259 mixed solution Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910001870 ammonium persulfate Inorganic materials 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- VLTRZXGMWDSKGL-UHFFFAOYSA-N perchloric acid Chemical compound OCl(=O)(=O)=O VLTRZXGMWDSKGL-UHFFFAOYSA-N 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 230000035882 stress Effects 0.000 description 2
- 230000008646 thermal stress Effects 0.000 description 2
- 238000007738 vacuum evaporation Methods 0.000 description 2
- 229910020220 Pb—Sn Inorganic materials 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- XMPZTFVPEKAKFH-UHFFFAOYSA-P ceric ammonium nitrate Chemical compound [NH4+].[NH4+].[Ce+4].[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O XMPZTFVPEKAKFH-UHFFFAOYSA-P 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052745 lead Inorganic materials 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01024—Chromium [Cr]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3457—Solder materials or compositions; Methods of application thereof
- H05K3/3473—Plating of solder
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electronic Switches (AREA)
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメツキによる突起電極の形成方法に関
し、とくにメツキの電極として用いた共通電極の
エツチング方法に関する。
し、とくにメツキの電極として用いた共通電極の
エツチング方法に関する。
従来技術における突起電極の形成方法を、第１
〜３図の断面図を用いて説明する。
〜３図の断面図を用いて説明する。
まず第１図に示すように、シリコン基板１の
Alからなるボンデイング電極２上に、リンを添
加した酸化シリコン膜をパツシベーシヨン膜３と
して形成する。その後ホトエツチングにより、ボ
ンデイング電極２上のパツシベーシヨン膜３に開
口を形成する。その後全面にメツキの電極となる
共通電極４を真空蒸着法により形成する。共通電
極４は、ボンデイング電極２側からAl−Cr−Cu
の多層膜で構成する。Alは軟質金属であること
から突起電極の形成領域に集中する堆積応力およ
び熱応力を緩和する役割をもち、Crは膜密着力
確保および上層のCuと下層のAlとの拡散バリア
の役割をもつ。さらにCuは、このCu上に形成す
るメツキ被膜の形成が容易であることと、膜形成
が容易であることとの理由により用いる。その後
ボンデイング電極２上の領域が開口したメツキレ
ジスト５を形成する。その後共通電極４を電極と
して、メツキにより、Cuからなるコア層６とPb
−Snからなるハンダ７とを形成する。
Alからなるボンデイング電極２上に、リンを添
加した酸化シリコン膜をパツシベーシヨン膜３と
して形成する。その後ホトエツチングにより、ボ
ンデイング電極２上のパツシベーシヨン膜３に開
口を形成する。その後全面にメツキの電極となる
共通電極４を真空蒸着法により形成する。共通電
極４は、ボンデイング電極２側からAl−Cr−Cu
の多層膜で構成する。Alは軟質金属であること
から突起電極の形成領域に集中する堆積応力およ
び熱応力を緩和する役割をもち、Crは膜密着力
確保および上層のCuと下層のAlとの拡散バリア
の役割をもつ。さらにCuは、このCu上に形成す
るメツキ被膜の形成が容易であることと、膜形成
が容易であることとの理由により用いる。その後
ボンデイング電極２上の領域が開口したメツキレ
ジスト５を形成する。その後共通電極４を電極と
して、メツキにより、Cuからなるコア層６とPb
−Snからなるハンダ７とを形成する。
次に第２図に示すように、メツキレジスト５を
除去し、多層膜からなる共通電極４を上層から順
にエツチングし、ハンダ７の上面領域以外の共通
電極４を除去する。
除去し、多層膜からなる共通電極４を上層から順
にエツチングし、ハンダ７の上面領域以外の共通
電極４を除去する。
次に第３図に示すように、加熱処理を行ないハ
ンダ７を溶融させて、ハンダ７を丸めパツシベー
シヨン膜３開口上に突起電極８を形成する。
ンダ７を溶融させて、ハンダ７を丸めパツシベー
シヨン膜３開口上に突起電極８を形成する。
しかしながら前述の突起電極の形成方法におい
ては、第２図を用いて説明した共通電極４のエツ
チング工程で、以下に記す課題がある。
ては、第２図を用いて説明した共通電極４のエツ
チング工程で、以下に記す課題がある。
共通電極４を構成するAl−Cr−Cuを上層のCu
から順にエツチングし、下層のAlのエツチング
処理において、エツチング時間のバラツキを吸収
するためと、Alのエツチング残渣が残ることを
防止するため、Alのエツチング時間をジヤスト
エツチングの時間からさらにエツチングを継続す
る、いわゆるオーバーエツチングを行なつてい
る。このオーバーエツチングにて、共通電極４と
パツシベーシヨン膜３との界面からAlのエツチ
ング液が浸入し、ボンデイング電極２をエツチン
グして、断線不良が発生する。
から順にエツチングし、下層のAlのエツチング
処理において、エツチング時間のバラツキを吸収
するためと、Alのエツチング残渣が残ることを
防止するため、Alのエツチング時間をジヤスト
エツチングの時間からさらにエツチングを継続す
る、いわゆるオーバーエツチングを行なつてい
る。このオーバーエツチングにて、共通電極４と
パツシベーシヨン膜３との界面からAlのエツチ
ング液が浸入し、ボンデイング電極２をエツチン
グして、断線不良が発生する。
従来は断線不良を防ぐため、第３図に示すよう
に、パツシベーシヨン膜３の開口径ｄと突起電極
８の根元径Ｄとの重なり量ｌを充分大きくして、
ボンデイング電極２のエツチングによる断線発生
を防止している。重なり量ｌは、一般的には、
15μｍ〜25μｍ程度である。
に、パツシベーシヨン膜３の開口径ｄと突起電極
８の根元径Ｄとの重なり量ｌを充分大きくして、
ボンデイング電極２のエツチングによる断線発生
を防止している。重なり量ｌは、一般的には、
15μｍ〜25μｍ程度である。
このため突起電極８の根元径Ｄは、パツシベー
シヨン膜３の開口ｄより30μｍ〜50μｍ大きくす
る必要がある。したがつて突起電極８間の間隔を
小さくする。すなわちマイクロピツチ化の達成を
困難にしている。
シヨン膜３の開口ｄより30μｍ〜50μｍ大きくす
る必要がある。したがつて突起電極８間の間隔を
小さくする。すなわちマイクロピツチ化の達成を
困難にしている。
上記課題を解決して、突起電極のマイクロピツ
チ化が可能な突起電極の形成方法を提供すること
が、本発明の目的である。
チ化が可能な突起電極の形成方法を提供すること
が、本発明の目的である。
上記目的を達成するため本発明における突起電
極は上記記載の方法により形成する。
極は上記記載の方法により形成する。
ボンデイング電極上のパツシベーシヨン膜を開
口し、その後全面に選択エツチング可能な複数層
からなる共通電極を形成し、その後全面にメツキ
レジストを形成し、その後ボンデイング電極上の
４はキレジストに開口を形成し、その後共通電極
を用いてメツキレジストの開口内にメツキにより
ハンダを形成する工程と、 メツキレジストを除去し、その後共通電極のう
ちすくなくとも１層の上層共通電極をハンダのほ
ぼ外形に整合するようにエツチングし、その後上
層共通電極をマスクにして残りの共通電極の下層
共通電極をエツチングする工程と、 上層共通電極をハンダのほぼ根元径に整合する
ようにエツチングし、その後加熱処理を行ないハ
ンダを丸め突起電極を形成する工程とを有する。
口し、その後全面に選択エツチング可能な複数層
からなる共通電極を形成し、その後全面にメツキ
レジストを形成し、その後ボンデイング電極上の
４はキレジストに開口を形成し、その後共通電極
を用いてメツキレジストの開口内にメツキにより
ハンダを形成する工程と、 メツキレジストを除去し、その後共通電極のう
ちすくなくとも１層の上層共通電極をハンダのほ
ぼ外形に整合するようにエツチングし、その後上
層共通電極をマスクにして残りの共通電極の下層
共通電極をエツチングする工程と、 上層共通電極をハンダのほぼ根元径に整合する
ようにエツチングし、その後加熱処理を行ないハ
ンダを丸め突起電極を形成する工程とを有する。
〔実施例〕
以下図面を用いて本発明の実施例を説明する。
第１図および第４〜６図の断面図を用いて本発
明の突起電極の形成方法を説明する。
明の突起電極の形成方法を説明する。
まず第１図に示すように、ボンデイング電極２
を形成したシリコン基板１上に、リンを添加した
酸化シリコン膜からなるパツシベーシヨン膜３を
CVD法により形成する。その後回転塗布方法に
よりホトレジスト（図示せず）を形成し、所定の
マスクを用いて露光、および現像処理を行なう、
いわゆるホトリソ工程により、ボンデイング電極
２上に開口を有するホトレジストを形成する。そ
の後開口を有するホトレジストをエツチングのマ
スクとして、パツシベーシヨン膜３をフツ酸系の
エツチング液を用いてエツチングする。エツチン
グマスクとして用いたホトレジストを除去後、全
面に真空蒸着法により共通電極４を形成する。共
通電極４は、ボンデイング電極２側から、Alと
CrとCuとの多層膜で構成し、膜厚はそれぞれ1μ
ｍ、5nｍ〜10nｍ、1μｍとする。その後全面にメ
ツキレジスト５を回転塗布方法により形成し、さ
らにホトリソ処理を行ない、ボンデイング電極２
上に開口するメツキレジスト５を形成する。その
後共通電極４を電極として、メツキによりメツキ
レジスト５開口内に共通電極４上にCuからなる
コア層６を形成する。形成するコア層６の厚さは
4μｍ〜20μｍとなる。なお共通電極４の最上層の
Cuを充分厚く形成すれば、このコア層６の形成
は省略することができる。その後引き続き共通電
極４を電極として、メツキによりPb−Snからな
るハンダ７を30μｍ〜60μｍの厚さで形成する。
を形成したシリコン基板１上に、リンを添加した
酸化シリコン膜からなるパツシベーシヨン膜３を
CVD法により形成する。その後回転塗布方法に
よりホトレジスト（図示せず）を形成し、所定の
マスクを用いて露光、および現像処理を行なう、
いわゆるホトリソ工程により、ボンデイング電極
２上に開口を有するホトレジストを形成する。そ
の後開口を有するホトレジストをエツチングのマ
スクとして、パツシベーシヨン膜３をフツ酸系の
エツチング液を用いてエツチングする。エツチン
グマスクとして用いたホトレジストを除去後、全
面に真空蒸着法により共通電極４を形成する。共
通電極４は、ボンデイング電極２側から、Alと
CrとCuとの多層膜で構成し、膜厚はそれぞれ1μ
ｍ、5nｍ〜10nｍ、1μｍとする。その後全面にメ
ツキレジスト５を回転塗布方法により形成し、さ
らにホトリソ処理を行ない、ボンデイング電極２
上に開口するメツキレジスト５を形成する。その
後共通電極４を電極として、メツキによりメツキ
レジスト５開口内に共通電極４上にCuからなる
コア層６を形成する。形成するコア層６の厚さは
4μｍ〜20μｍとなる。なお共通電極４の最上層の
Cuを充分厚く形成すれば、このコア層６の形成
は省略することができる。その後引き続き共通電
極４を電極として、メツキによりPb−Snからな
るハンダ７を30μｍ〜60μｍの厚さで形成する。
次に第４図に示すように、メツキレジスト６を
除去する。その後共通電極４のうち上層共通電極
４ａであるCuを、過硫安と硫酸との混合溶液を
用いてエツチングする。上層共通電極４ａのエツ
チングにおいては、エツチング液に超音波振動を
与えず、さらにハンダ７下面と上層共通電極４ａ
との間隔ｎを小さく設定すると、エツチング液が
ハンダ７の下面領域に浸入せず、他の領域に比較
してハンダ７下面領域のエツチング速度が遅くな
る。この結果上層共通電極４ａは、ほぼハンダ７
外形に整合するようにエツチングされる。ハンダ
７下面と上層共通電極４ａとの間隔ｎは、メツキ
レジスト５の厚さで制御し、上層共通電極４ａ、
およびこの上層共通電極４ａのエツチング液の種
類により、メツキレジスト５の厚さを調整する。
除去する。その後共通電極４のうち上層共通電極
４ａであるCuを、過硫安と硫酸との混合溶液を
用いてエツチングする。上層共通電極４ａのエツ
チングにおいては、エツチング液に超音波振動を
与えず、さらにハンダ７下面と上層共通電極４ａ
との間隔ｎを小さく設定すると、エツチング液が
ハンダ７の下面領域に浸入せず、他の領域に比較
してハンダ７下面領域のエツチング速度が遅くな
る。この結果上層共通電極４ａは、ほぼハンダ７
外形に整合するようにエツチングされる。ハンダ
７下面と上層共通電極４ａとの間隔ｎは、メツキ
レジスト５の厚さで制御し、上層共通電極４ａ、
およびこの上層共通電極４ａのエツチング液の種
類により、メツキレジスト５の厚さを調整する。
次に第５図に示すように、上層共通電極４ａを
エツチングマスクに用いて下層共通電極ｂである
CrとAlとを順次エツチングする。Crのエツチン
グは硝酸セリウムアンモニウムと過塩素酸との混
合溶液を用いて行ない、Alのエツチングはリン
酸を用いて行なう。
エツチングマスクに用いて下層共通電極ｂである
CrとAlとを順次エツチングする。Crのエツチン
グは硝酸セリウムアンモニウムと過塩素酸との混
合溶液を用いて行ない、Alのエツチングはリン
酸を用いて行なう。
次に第６図に示すように、ふたたび過硫安と硫
酸との混合溶液を用い、さらにこのエツチング液
に超音波振動を印加して、上層共通電極４ａであ
るCuをエツチングする。第４図を用いて説明し
た上層共通電極４ａのエツチングとは異なり、エ
ツチング液に超音波振動を印加しているので、ハ
ンダ７下面の領域にも充分エツチング液が浸入
し、さらに次々と新しいエツチング液が供給され
る。この結果、上層共通電極４ａは、ほぼハンダ
７根元径に整合するようにエツチングされ、共通
電極４は径の小さな上層共通電極４ａと、この上
層共通電極４ａより大きな下層共通電極４ｂとの
段差を有する形状となる。下層共通電極４ｂがパ
ツシベーシヨン膜３開口を充分覆うように形成す
ることと、上層共通電極のエツチング液はボンデ
イング電極２および下層共通電極４ｂをエツチン
グしないことから、ボンデイング電極２の断線は
発生しない。
酸との混合溶液を用い、さらにこのエツチング液
に超音波振動を印加して、上層共通電極４ａであ
るCuをエツチングする。第４図を用いて説明し
た上層共通電極４ａのエツチングとは異なり、エ
ツチング液に超音波振動を印加しているので、ハ
ンダ７下面の領域にも充分エツチング液が浸入
し、さらに次々と新しいエツチング液が供給され
る。この結果、上層共通電極４ａは、ほぼハンダ
７根元径に整合するようにエツチングされ、共通
電極４は径の小さな上層共通電極４ａと、この上
層共通電極４ａより大きな下層共通電極４ｂとの
段差を有する形状となる。下層共通電極４ｂがパ
ツシベーシヨン膜３開口を充分覆うように形成す
ることと、上層共通電極のエツチング液はボンデ
イング電極２および下層共通電極４ｂをエツチン
グしないことから、ボンデイング電極２の断線は
発生しない。
その後加熱処理を行ないハンダ７を溶融させ、
ハンダ７を丸めて突起電極８を形成する。
ハンダ７を丸めて突起電極８を形成する。
上層共通電極４ａであるハンダ濡れ性の良い
Cuを突起電極８の根元径に整合するように、エ
ツチング除去してある。このためハンダ７を溶融
して丸めるとき、このハンダ７が上層共通電極４
ａに濡れる恐れはなく、均一な高さの突起電極８
を形成することができる。なお下層共通電極４ｂ
のCrはハンダ７と濡れ性の悪い材料であるため、
ハンダ７が下層共通電極４ｂに濡れることはな
い。
Cuを突起電極８の根元径に整合するように、エ
ツチング除去してある。このためハンダ７を溶融
して丸めるとき、このハンダ７が上層共通電極４
ａに濡れる恐れはなく、均一な高さの突起電極８
を形成することができる。なお下層共通電極４ｂ
のCrはハンダ７と濡れ性の悪い材料であるため、
ハンダ７が下層共通電極４ｂに濡れることはな
い。
本発明の突起電極の形成方法によれば、下層共
通電極４ｂがパツシベーシヨン膜３の開口を充分
に覆つており、ボンデイング電極２の断線は発生
しない。このためコア層６の大きさ、すなわち突
起電極８の根元径は、パツシベーシヨン膜３の開
口と同じかそれ以外の大きさにすることが可能と
なる。したがつて第３図に示す重なり量ｌを設け
る必要がなく、突起電極８の大きさを小さくする
ことが可能となり、さらにパツシベーシヨン膜３
の開口より小さいコア層６を形成することによ
り、突起電極８のマイクロピツチ化が達成でき
る。
通電極４ｂがパツシベーシヨン膜３の開口を充分
に覆つており、ボンデイング電極２の断線は発生
しない。このためコア層６の大きさ、すなわち突
起電極８の根元径は、パツシベーシヨン膜３の開
口と同じかそれ以外の大きさにすることが可能と
なる。したがつて第３図に示す重なり量ｌを設け
る必要がなく、突起電極８の大きさを小さくする
ことが可能となり、さらにパツシベーシヨン膜３
の開口より小さいコア層６を形成することによ
り、突起電極８のマイクロピツチ化が達成でき
る。
以上の説明で明らかなように、本発明の突起電
極の形成方法によれば、パツシベーシヨン膜の開
口径に関係なく突起電極の形成が可能となり、従
来200μｍ以下の間隔で形成が困難であつた突起
電極が、100μｍ以下の間隔でも突起電極の形成
が可能となる。したがつて半導体装置の微細化に
対応できる突起電極の形成が可能となる。
極の形成方法によれば、パツシベーシヨン膜の開
口径に関係なく突起電極の形成が可能となり、従
来200μｍ以下の間隔で形成が困難であつた突起
電極が、100μｍ以下の間隔でも突起電極の形成
が可能となる。したがつて半導体装置の微細化に
対応できる突起電極の形成が可能となる。
さらに突起電極の根元径をパツシベーシヨン膜
開口径と同程度かもしくはそれ以下にすることに
より、シリコン基板の突起電極形成領域に集中す
る堆積応力、および熱応力を緩和することが可能
となり、信頼性が向上し半導体装置の品質が向上
する効果も有する。
開口径と同程度かもしくはそれ以下にすることに
より、シリコン基板の突起電極形成領域に集中す
る堆積応力、および熱応力を緩和することが可能
となり、信頼性が向上し半導体装置の品質が向上
する効果も有する。
第１図、第２図、第３図は従来の突起電極形成
法を示す要部断面図、第４図、第５図、第６図は
本発明の突起電極形成法を示す要部断面図であ
る。 １……シリコン基板、２……ボンデイング電
極、３……パツシベーシヨン膜、４……共通電
極、４ａ……共通電極の上層、４ｂ……共通電極
の下層、８……突起電極。
法を示す要部断面図、第４図、第５図、第６図は
本発明の突起電極形成法を示す要部断面図であ
る。 １……シリコン基板、２……ボンデイング電
極、３……パツシベーシヨン膜、４……共通電
極、４ａ……共通電極の上層、４ｂ……共通電極
の下層、８……突起電極。
Claims (1)
- 【特許請求の範囲】 １ ボンデイング電極上のパツシベーシヨン膜を
開口し、その後全面に選択エツチング可能な複数
層からなる共通電極を形成し、その後全面にメツ
キレジストを形成し、その後該ボンデイング電極
上の該メツキレジストに開口を形成し、その後該
共通電極を用いてメツキにより前期メツキレジス
トの開口内にハンダを形成する工程と、 前記メツキレジストを除去し、その後前記共通
電極のすくなくとも１層の上層共通電極を該ハン
ダのほぼ外形に整合するようにエツチングし、そ
の後該上層共通電極をマスクにして残りの前記共
通電極の下層共通電極をエツチングする工程と、 前記上層共通電極を前記ハンダのほぼ根元径に
整合するようにエツチングし、その後加熱処理を
行ない前記ハンダを丸め突起電極を形成する工程
とを有することを特徴とする半導体装置の突起電
極の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57064802A JPS58182247A (ja) | 1982-04-20 | 1982-04-20 | 半導体装置の突起電極の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57064802A JPS58182247A (ja) | 1982-04-20 | 1982-04-20 | 半導体装置の突起電極の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58182247A JPS58182247A (ja) | 1983-10-25 |
| JPH0328819B2 true JPH0328819B2 (ja) | 1991-04-22 |
Family
ID=13268732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57064802A Granted JPS58182247A (ja) | 1982-04-20 | 1982-04-20 | 半導体装置の突起電極の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58182247A (ja) |
-
1982
- 1982-04-20 JP JP57064802A patent/JPS58182247A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58182247A (ja) | 1983-10-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2785338B2 (ja) | 半導体装置の製造方法 | |
| JPH0328819B2 (ja) | ||
| JPS5933833A (ja) | 半導体装置の製造方法 | |
| JPS59232443A (ja) | 半導体装置の製造方法 | |
| JPH04217324A (ja) | 半導体装置の製造方法 | |
| JPH0330986B2 (ja) | ||
| JPH0427703B2 (ja) | ||
| JPS60257182A (ja) | 半導体装置の製造方法 | |
| JPS5815254A (ja) | 半導体素子の製造方法 | |
| JPS5874037A (ja) | 半導体装置の製造方法 | |
| JPH0287526A (ja) | 半導体装置の製造方法 | |
| JPH0334675B2 (ja) | ||
| JP2750737B2 (ja) | 半導体装置の製造方法 | |
| JPS5815253A (ja) | 半導体装置の電極製造方法 | |
| JPS5821843A (ja) | 半導体装置の製造方法 | |
| JPS6116545A (ja) | 半導体集積回路装置の製造方法 | |
| JPH0476208B2 (ja) | ||
| JPS6362104B2 (ja) | ||
| JPS61141157A (ja) | 半導体素子の製造方法 | |
| JPS6226843A (ja) | 電極金属配線パタ−ンの形成方法 | |
| JPH0715909B2 (ja) | 半導体装置の製造方法 | |
| JPS59119745A (ja) | 半導体装置およびその製造方法 | |
| JPH04264733A (ja) | 集積回路装置のバンプ電極用下地膜の形成方法 | |
| JPS58192338A (ja) | 半導体装置及びその製造方法 | |
| JPS60202954A (ja) | 半導体装置の製造方法 |