JPH03284026A - 物品識別システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は工作機の工具や工場における部品、製品の管理
又は物流システム等に用いられる物品の識別システムに
関するものである。

〔従来の技術〕

従来工作機の工具の管理や工場における組立搬送ライン
での部品、製品の識別等を機械化するためには、工具２
部品、製品等の種々の物品を識別して管理するシステム
が必要となる。そこで特開平１−１５１８３１号に示さ
れているように、識別対象物にメモリを有するメモリユ
ニットを設け、外部からデータ伝送によってこのような
メモリに必要な情報を書込んでおき、必要に応じてその
情報を読出すようにした物品識別システムが提案されて
いる。

このような従来の物品識別システムは、書込／読出制御
ユニット１と物品に取付けられるデータキャリア２から
成り立っている。第５図は従来の物品識別システムに用
いられる書込／読出制御ユニット１を構成するＩＤコン
トローラ３、及びリードライトヘッド４の構成を示すブ
ロック図である。本図においてＩＤコントローラ３は送
信制御回路１０と基準クロック発生回路１１を有してお
り、図示しない上位コンピュータより送受信の切換信号
Ｔ／πと送出される信号ＴＸＮＲＺが送信クロックＴＸ
ＣＬＫに同期して与えられる。送信制御回路１０はこれ
らの信号に基づいて送信信号を発生させ、リードライト
ヘッド４の発振回路１２に与える。発振回路１２には送
信コイルＬｌが接続されており、一定の周波数で発振信
号を断続してデータキャリア２に伝えるものである。又
データキャリア２からの信号を受信する受信用のコイル
Ｌ２とコンデンサＣ１から成る共振回路１３が設けられ
、その出力は復調回路１４によって復調され受信制御回
路１５に与えられる。受信制御回路１５にはクロック発
生回路１１より基準クロックが与えられており、復調さ
れた信号に基づいて受信信号を出力するものである。又
共振回路１３には抵抗とスイッチング素子から成るシャ
ント回路１６が並列に設けられる。そして受信時に送信
クロック信号ＴＸＣＬＫを検出するゲート回路１７、及
びこのゲート信号の立下りを検出する立下り検出器１日
がリードライトヘッド４に設けられている。立下り検出
器１８は立下り時に共振回路１３に並列接続されたシャ
ント回路工６のスイッチング素子を短絡させるものであ
る。

第６図は送信制御回路１０の詳細な構成を示すブロック
図である。本図においてＤフリップフロップ２１は送信
信号ＴＸＮＲＺを送信クロックＴＸＣＬＫのタイミング
の間保持するものであり、その出力はカウンタ２２に与
えられる。カウンタ２２はフリップフロップ２１の出力
によってカウントアツプ値を変更することができるカウ
ンタであり、カウントアツプ時にはその出力をＲＳフリ
ップフロップ２３のリセット端子に与える。又送信クロ
ック信号は立上り検出器２４及びマルチプレクサ２５に
与えられる。立上り検出器２４はＴＸＣＬＫの立上りを
検出してカウンタ２２をクリアし、フリップフロップ２
３をセットするものである。フリップフロップ２３はそ
のＱ出力をマルチプレクサ２５に与えるものである。マ
ルチプレクサ２５は送信時にフリップフロップ２３の出
力、受信時にはＴＸＣＬＫの出力をそのまま送信信号と
して発振回路１１に与えるものである。

一方データキャリア２は第７図に示すようにコイルＬ３
とコンデンサＣ２から成る共振回路３０を有しており、
この共振回路３０の両端にはブリッジ形の第１の全波整
流回路３１．その出力を平滑するコンデンサＣ３及び電
圧クリップ用のツェナダイオードＺＤ１と電圧検知回路
３２が設けられる。電圧検知回路３２はその出力が一定
しベルを越える場合に、リセット信号を制御回路３３に
与えるものである。又この共振回路３０の両端には夫々
ダイオードが設けられた第２の全波整流回路３４が設け
られ、その出力はコンパレータ３５に与えられる。コン
パレータ３５はクロック信号を制御回路３３に与えると
共に、基準パルスを整形するための信号をアンド回路３
６に与えるものである。又その出力は立上り検出器３７
を介してゲート回路３８に与えられる。ゲート回路３８
には送信時に制御回路３３より送信すべき信号であるＴ
ＸＮＲＺが与えられ、その論理積によってＦＥＴ等のス
イッチング素子３９を動作させるものである。共振回路
３０には抵抗とアナログスイッチから成るシャント回路
４０が接続され、スイッチング素子３９によって共振回
路３０を短絡させるように構成されている。

又制御回路３３には復調回路４１が設けられる。

復調回路４１は第８図に示すように、アンド回路３６か
らのパルスを計数するカウンタ４２、及びそのカウント
アツプ出力の有無を判別するフリップフロップ回路４３
〜４５を有しており、元のＮＲＺ信号を復調するもので
ある。制御回路３３は復調された信号をデコードし、コ
マンドとデータを分離してそのコマンドに基づいてメモ
リ４６にデータを書込み又は読出すように制御する。又
データキャリア２には外部に電源を供給する電池４７が
搭載される。

次にこの物品識別システムの動作についてタイムチャー
トを参照しつつ説明する。ＩＤコントローラ３側からデ
ータキャリア２にデータを伝送する際には、Ｔ／Ｒの切
換信号は第９図（ａ）に示すようにＨレベルであり、送
出すべき信号ＴＸＮＲＺが第９図（ｂ）に示すようにＴ
ＸＣＬＫと同期して与えられるものとする。このとき基
準クロックは充分高い周波数のクロック信号であり、Ｄ
フリップフロップ２１の出力によってカウンタ２２のカ
ウントアツプ値が変化する。例えば出力がｒ）（Ｊレベ
ルではデユーティ比が例えば７０％の時点でカウンタ２
２はカウントアツプし、出力が「Ｌルベルではデユーテ
ィ比が３０％の時点でカウントアツプする。この信号に
よってフリップフロップ２３がリセットされ、マルチプ
レクサ２５を介して第９図（ｅ）に示すように発振制御
信号が発振回路１２に与えられる。従って発振回路１２
より第９図（ｆ）に示すような信号が出力されることと
なる。

一方データキャリア２はこの信号を受信すると、共振回
路３０には第１０図（ａ）に示す信号が得られる。そし
てこのレベルが一定以上であれば電圧検知回路３２によ
ってリセット信号が復調回路４１に与えられる。又この
信号を全波整流し平滑して所定のレベルで弁別すること
によってコンパレータ３５より第１０図（Ｃ）に示す信
号が得られる。この信号と共振回路３０に得られるパル
ス信号をアンド回路３６に与えることによって、復調回
路４１に第１０図（ｂ）に示すようなパルス信号を与え
ることができる。そして復調回路４工ではクロック信号
の立上り毎にカウンタ４２をリセットし、次のサイクル
で与えられるパルス数を計数する。こうすれば第１０図
（ｅ）に示すようにカウンタ４２よリデューティ比が７
０％のときにはカウントアツプ信号を得ることができる
。この信号によってＲＳフリップフロップ４３がセット
され、第１０図（６）。

（５）に示すように２つのＤフリップフロップ４４゜４
５を用いてＮＲ７０元の信号を復調することができる。

又データキャリア２からデータを伝送する際には、ＩＤ
コントローラ３側からデユーティ比が一定、例えば５０
％の信号を常に出力する（第９図（ｅ）。

げ））。データキャリア２はこの信号を受信し第１０図
（Ｃ）、（ロ）に示すようにクロックに一致した立上り
信号をアンド回路３８に与える。このとき制御回路３３
より送出すべき信号を第１０図（ｉ）に示すＴＸＮＲＺ
信号とすると、「０」のときに論理積条件が成立してシ
ャントパルスがＦＥＴ３９に与えられ、ＦＥＴ３９がオ
ン状態となってシャント回路４０は閉成する。従ってこ
のときには第１０図（ａ）に示すように残響がなく、そ
の他の時点では残響が残る信号が共振回路３０に得られ
る。そして第９図（ハ）、（ｊ）に示すようにＴＸＣＬ
Ｋの立下り毎に第９図（ハ）に示すシャントパルスが得
られる。

そしてその後の残響の有無を受信クロックの立下り時に
検出することによって信号を復調するようにしている。

〔発明が解決しようとする課題〕

しかるにこのような従来の物品識別システムによれば、
共振回路の減衰振動をリードライトヘッドの受信用コイ
ルを有する共振回路で検出するようにしているため、リ
ードライトヘッド側では低いレベルの信号を受信しなけ
ればならない。従って長距離の間のデータ伝送が難しく
なるという問題点があった。又データキャリアの共振回
路に残響を得るようにするために、共振回路のＱを大き
くしておく必要がある。従ってデータを伝送する際にも
その残響が大きくなり、クロックパルスにモ残響が生じ
る。従ってコンパレータ３４を用いてクロック信号を形
成し、その出力によってアンド回路を介して基準パルス
を復調回路に与える必要があり、消費電力が大きいコン
パレータが必要になるという欠点があった。又リセット
信号を得るために全波整流回路や電圧検知回路が必要に
なるという欠点もあった。更に全体としてアナログ回路
が多くなり実装スペースが大きく、又調整作業が複雑に
なるという欠点があった。

本発明はこのような従来の物品識別システムの問題点に
鑑みてなされたものであって、送受信周波数を分離する
ことにより長距離でのデータ伝送を行い又回路をデジタ
ル化できるようにすることを技術的課題とする。

〔課題を解決するための手段〕

本発明はデータを保持するメモリ、及びメモリへのデー
タの書込み、データの読出しを制御するメモリ制御手段
を有するデータキャリアと、データキャリアにデータを
伝送し送出されたデータを受信する書込／読出制御ユニ
ットと、を具備する物品識別システムであって、データ
キャリアは、第１の周波数を共振周波数とする第１の共
振回路と、第１の共振回路より得られるクロックパルス
を整形する整形回路と、整形回路より得られるクロック
によってトリガされパルス周期より長い動作時間を有し
、リトリガされる単安定マルチハイブレークと、単安定
マルチバイブレータより与えられるクロック信号のデユ
ーティ比の変化に基づいて信号を復調する復調回路と、
第１の周波数と異なる第２の周波数を共振周波数とする
第１の発振器と、第１の発振器に接続される第２の共振
回路とを有するものであり、書込／読出制御ユニットは
、データ送信時には送信データ信号に対応させて第１．
第２のデユーティ比を有し、データ受信時には一定の第
３のデユーティ比を有する一定周期の送信パルス信号を
発生する送信パルス発生手段と、データキャリアに対向
する面に設けられた第１のコイルを有し、送信パルス発
生手段より与えられる送信パルス信号に基づいて第１の
周波数の発振を断続する第２の発振器と、第２の発振器
の発振周波数と異なった共振周波数を有し、データキャ
リアに対向する面に設けられた第３の共振回路と、第３
の共振回路の出力を波形整形することによってデータを
読出す受信制御回路と、を有するものであることを特徴
とするものである。

〔作用〕

このような特徴を有する本発明によれば、書込／読出制
御ユニット側から送信時には送信データに対応させて第
１及び第２のデユーティ比の信号を出力している。デー
タキャリアはこの信号を共振回路によって受信し、リト
リガブルな単安定マルチバイブレークを用いて包路線に
対応する受信クロック信号を得ており、これに基づいて
信号を復調している。又この信号の周波数はリードライ
トヘッドの受信用に用いられる第３の共振回路及びデー
タキャリアの送信用の第２の共振回路とは共振周波数が
異なっているため、残響が生じることがなくなる。その
ため低いＱの共振回路を用いて容易にキャリアのクロッ
ク信号を得ている。又書込／読出制御ユニットに信号を
受信するときには書込／読出制御ユニットより第３のデ
ユーティ比の送信パルス信号を送出し、そのクロックに
対応させて第２の周波数を共振周波数とする第２の共振
回路からＮＲＺの信号を送出してデータの受信を行って
いる。

〔実施例〕

第１図は本発明の一実施例による書込／読出制御ユニッ
トの構成を示す図である。本図において前述した従来例
と同一部分は同一符号を付して詳細な説明を省略する。

本実施例において書込／読出制御ユニット５０はＩＤコ
ントローラ５１．リードライトヘッド５２を有している
。ＩＤコントローラ５１は前述した従来例と同様に、送
信制御回路１０．基準クロック発生回路１１及び受信制
御回路１５が設けられる。本実施例では送信時のパルス
を検圧するゲート回路１６やその立下りを検出する立下
り検出器１７及び立下り信号によって受信用の第３の共
振回路５３に接続されるソヤント回路１６を取り除いて
構成している。

さて本実施例では、発振回路１２の発振を第１の周波数
ｆ、とし、共振回路５３の共振周波数を第２の周波数ｆ
２としてこれらの周波数、即ち送受信の周波数とを異な
るように、受信用のコイルＬ５のインダクタンス及びこ
れと並列に接続されるコンデンサＣ４の容量を選択して
おく。そして共振回路５３のＱを比較的低くしておくも
のとする。

次に第２図は本実施例のデータキャリア６０の構成を示
すブロック図である。本図においても前述した従来例と
同一部分は同一符号を付して詳細な説明を省略する。こ
のデータキャリア６０は比較的低いＱの第１．第２の共
振回路６１及び６２を有している。共振回路６１はリー
ドライトヘッド５２の発振回！１２の発振周波数と同一
の共振周波数ｆ、を有するものであり、共振回路６２は
リードライトヘッド５２の共振回路５３と同一の共振周
波数ｆ２を有するものとする。さて共振回路６１には半
波整流用のダイオードＤ１及びそのカソードと接地端間
にクリンプ用のツェナダイオードＺＤ２が接続される。

これらは波形整形回路を構成しており、その出力はマル
チバイブレーク６３に与えられる。マルチバイブレータ
６３は与えられるパルスの周期よりわずか長い動作時間
を有するリトリガブル単安定マルチバイブレータであっ
て、そのＱ出力はマルチバイブレーク６４に与えられ、
Ｑ出力がクロック信号として制御回路３３に与えられる
。マルチバイブレータ６４はリードライトヘッド５２か
ら与えられるＮＲＺの信号の１周期より長い動作時間を
有するリトリガブルマルチバイブレークであって、その
出力はリセット信号として制御回路３３に与えられる。

制御回路３３及び復調回路４１の構成は前述した従来例
と同一であるので詳細な説明を省略する。さて制御回路
３３から送出される信号ＴＸＮＲＺは第２の発振回路６
５に与えられる。発振回路６５は縦続接続された複数の
インバータ又はゲート回路がフィードバック接続され、
入力信号が与えられる毎に一定の周期でパルス信号を出
力するデジタル回路から成る発振回路であって、その出
力はスイッチ用のＦＥＴ６６に与えられる。スイッチ用
のＦＥＴ６６は電源との間に接続された共振回路６２を
接地することによって信号を出力するものである。

次に本実施例の動作について第３．４図のタイムチャー
トを参照しつつ説明する。書込／読出制御ユニット５０
側から信号を送出する際には、前述した従来例と同じく
第３図（ａ）に示すように送受信切換信号Ｔ／ＲがＨレ
ベルとなっている。このときＴＸＣＬＫに同期して送出
すべきＮＲＺの信号が与えられる。そして前述した従来
例と同様に、送出すべき信号に対応したデユーティ比を
有する信号が出力されることとなる。この場合には発振
回路１２より断続的に発振しても共振回路５３の共振周
波数は送信した周波数とは異な−、ているため残響が生
じることはない。

一方データキャリア６０は共振回路６１によってこの信
号を受はダイオードＤ１　ツェナダイオードＺＤ２によ
って波形を整形することにより第４図（ｂ）に示す信号
が得られる。この場合には共振回路６１のＱが低いため
、送信を停止すれば残響をほとんど生じることなく整形
されたパルス列を制御回路３３に与えることができる。

そしてこの信号の立上りによって第４図（Ｃ）に示すよ
うに単安定マルチバイブレーク６３がトリガされ、以後
のパルスの周期毎によって連続的にリトリガされるため
第４図（Ｃ）に示すように送出された信号のデユーティ
比に対応した一定周期の信号が得られる。

又この１周期分以上の動作時間を持つマルチバイブレー
ク６４によって第４図（ｄ）に示すリセット信号を得る
ことができる。この場合にも制御回路３３によりデユー
ティ比が大きい場合にはカウンタ４２のカウントアツプ
出力が得られ、これによって元のＮＲＺの信号が検出で
きる。

一方データキャリア６０から信号を送出する場合には、
第３図（Ｃ）に示すようにリードライトへ、。

ド５２からデユーティ比が５０％の信号を出力しデータ
キャリア６０にこの信号が与えられる。データキャリア
６０はこの信号に同期して、第４図（ｉ）に示すように
送出すべきＮＲＺの信号を発振回路６５に出力する。発
振回路６５はこの信号に基づき第４図（ｊ）に示すよう
に発振パルスをＦＥＴ６６に与える。従って共振回路６
２の両端がオン時に接地されることとなって第４図（ロ
）に示すような信号が出力される。この周波数ｆ２は周
波数ｆ１とは異なり、又共振回路６１のＱも低いため、
第４図（ａ）に示すように共振回路６１には回り込み等
が発生することはない。この信号はリードライトヘッド
５２の共振回路５３によって検出され、復調回路１４に
よって復調される。その他の動作については前述した従
来例と同様である。こうすれば送受信の周波数が大きく
異なるため回り込みがなく、シャントパルス等を用いて
不要な残響を停止させる必要がなく、回路構成を簡略化
することができる。

〔発明の効果〕

以上詳細に説明したように本発明によれば、書込／読出
制御ユニットとデータキャリアとの間の送受信の周波数
を異ならせており、夫々の共振回路のＱを低くしている
ため回り込みがなく、又残響を少なくすることができる
。従って回路構成が簡略化されほぼ全ての回路をデジタ
ル化することができ、集積回路化等も容易となる。又デ
ータキャリアの受信部の消費電流を減少させることがで
きるという効果も得られる。

【図面の簡単な説明】 第１図は本発明の一実施例による書込／読出制御ユニッ
トの構成を示すブロック図、第２図は本実施例のデータ
キャリアの構成を示すブロック図、第３図は本実施例の
データキャリアの各部の波形を示す波形図、第４図は本
実施例のデータキャリアの各部の波形を示す波形図、第
５図は従来の書込／読出制御ユニットの構成を示すブロ
ック図、第６図は従来のデータキャリアの一例を示すブ
ロック図、第７図は書込／読出制御ユニットの送信制御
回路の構成を示すブロック図、第８図はデータキャリア
の復調回路を示すブロック図、第９図は従来のリードラ
イトヘッドの各部の波形を示す波形図、第１０図は従来
のデータキャリアの各部の波形を示す波形図である。 ｉ　ｏ−−−−−−一送信制御回路　　１１・−・−・
基準クロック発生回路　　１２　、　６５−−−−−−
一発振回路　　１４４１・−・−復調回路　　１５−−
−−−−一送信制御回路３３−−−−−一制御回路　　
４６・−−−−一−メモリ　　５゜・・・書込／読出制
御ユニッ）　　　５ｌ−−−−−−−ＩＤコントローラ
　　５２−−−−−−−リードライトヘッド　　５３．
６１．６２・・・・・・・共振回路　　６０−・−デー
タキャリア　　６３　、　６．１−−−一−・−リトリ
ガブル単安定マルチバイブレーク

Claims (1)

【特許請求の範囲】
1. （１）データを保持するメモリ、及び前記メモリへのデ
   ータの書込み、データの読出しを制御するメモリ制御手
   段を有するデータキャリアと、前記データキャリアにデ
   ータを伝送し送出されたデータを受信する書込／読出制
   御ユニットと、を具備する物品識別システムであって、 前記データキャリアは、 第１の周波数を共振周波数とする第１の共振回路と、 前記第１の共振回路より得られるクロックパルスを整形
   する整形回路と、 前記整形回路より得られるクロックによってトリガされ
   パルス周期より長い動作時間を有し、りトリガされる単
   安定マルチバイブレータと、前記単安定マルチバイブレ
   ータより与えられるクロック信号のデューティ比の変化
   に基づいて信号を復調する復調回路と、 前記第１の周波数と異なる第２の周波数を共振周波数と
   する第１の発振器と、 前記第１の発振器に接続される第２の共振回路とを有す
   るものであり、 前記書込／読出制御ユニットは、 データ送信時には送信データ信号に対応させて第１、第
   ２のデューティ比を有し、データ受信時には一定の第３
   のデューティ比を有する一定周期の送信パルス信号を発
   生する送信パルス発生手段と、 前記データキャリアに対向する面に設けられた第１のコ
   イルを有し、前記送信パルス発生手段より与えられる送
   信パルス信号に基づいて第１の周波数の発振を断続する
   第２の発振器と、前記第２の発振器の発振周波数と異な
   った共振周波数を有し、前記データキャリアに対向する
   面に設けられた第３の共振回路と、 前記第３の共振回路の出力を波形整形することによって
   データを読出す受信制御回路と、を有するものであるこ
   とを特徴とする物品識別システム。