JPH03286627A - データキャリア - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は工作機の工具や工場における部品、製品の管理
又は物流システム等に用いられるデータキャリアに関す
るものである。

〔従来の技術〕

従来工作機の工具の管理や工場における組立搬送ライン
での部品、製品の識別等を機械化するためには、工具９
部品、製品等の種々の物品を識別して管理するシステム
が必要となる。そこで特開平１−１５１８３１号に示さ
れている。ように、識別対象物にメモリを有するメモリ
ユニットを設け、外部からデータ伝送によってこのよう
なメモリに必要な情報を書込んでおき、必要に応じてそ
の情報を読出すようにした物品識別システムが提案され
ている。

このような従来の物品識別システムは、書込／読出制御
ユニットエと物品に取付けられるデータキャリア２から
成り立っている。第４図は従来の物品識別システムに用
いられる書込／読出制御ユニット１を構成するＩＤコン
トローラ３、及びリードライトヘッド４の構成を示すブ
ロック図である。本図においてＩＤコントローラ３は送
信制御回路１０と基準クロック発生回路１１を有してお
り、図示しない上位コンピュータより送受信の切換信号
Ｔ／Ｒと送出される信号ＴＸＮＲＺが送信クロックＴＸ
ＣＬＫに同期して与えられる。送信制御回路１０はこれ
らの信号に基づいて送信信号を発生させ、リードライト
ヘッド４の発振回路１２に与える。発振回路１２には送
信コイルＬｌが接続されており、一定の周波数で発振信
号を断続してデータキャリア２に伝えるものである。又
データキャリア２からの信号を受信する受信用のコイル
Ｌ２とコンデンサＣ１から成る共振回路１３が設けられ
、その出力は復調回路１４によって復調され受信制御回
路１５に与えられる。受信制御回路１５にはクロック発
生回路１１より基準クロックが与えられており、復調さ
れた信号に基づいて受信信号を出力するものである。又
共振回路１３には抵抗とスイッチング素子から成るシャ
ント回路１Ｇが並列に設けられる。そして受信時に送信
クロック信号ＴＸＣＬＫを検出するゲート回路エフ、及
びこのゲート信号の立下りを検出する立下り検出器１８
がリードライトヘッド４に設けられている。立下り検出
器１８は立下り時ムこ共振回路Ｉ３に並列接続されたシ
ャント回路１６のスイッチング素子を短絡させるもので
ある。

第５図は送信制御回路１０の詳細な構成を示すブロック
図である。本図においてＤフリップフロップ２１は送信
信号ＴＸＮＲＺを送信クロックＴＸＣＬＫのタイミング
の間保持するものであり、その出力はカウンタ２２に与
えられる。カウンタ２２はフリップフロップ２１の出力
によってカウントアツプ値を変更することができるカウ
ンタであり、カウントアツプ時にはその出力をＲＳフリ
ップフロップ２３のリセット端子に与える。又送信クロ
ック信号は立上り検出器２４及びマルチプレクサ２５に
与えられる。立上り検出器２４はＴＸＣＬＫの立上りを
検出してカウンタ２２をクリアし、フリ、ンブフロッブ
２３をセ・ン卜するものである。フリップフロップ２３
はそのＱ出力をマルチプレクサ２５に与えるものである
。マルチプレクサ２５は送信時にフリップフロップ２３
の出力、受信時にはＴＸＣＬＫの出力をそのまま送信信
号として発振回路１１に与えるものである。

一方データキャリア２は第６図に示すようにコイルＬ３
とコンデンサＣ２から威る共振回路３０を有しており、
この共振回路３０の両端にはブリッジ形の第１の全波整
流回路３１．その出力を平滑するコンデンサＣ３及び電
圧クリップ用のツェナダイオードＺＤＩと電圧検知回路
３２が設けられる。電圧検知回路３２はその出力が一定
レベルを越える場合に、リセット信号を制御回路３３に
与えるものである。又この共振回路３０の両端には夫々
ダイオードが設けられた第２の全波整流回路３４が設け
られ、その出力はコンパレータ３５に与えられる。コン
パレータ３５はクロック信号を制御回路３３に与えると
共に、基準パルスを整形するための信号をアンド回路３
６に与えるものである。又その出力は立上り検出器３７
を介してゲート回路３８に与えられる。ゲート回路３８
には送信時に制御回路３３より送信すべき信号であるＴ
ＸＮＲＺが与えられ、その論理積によってＦＥＴ等のス
イッチング素子３９を動作させるものである。共振回路
３０には抵抗とアナログスイッチから成るシャント回路
４０が接続され、スイッチング素子３９によって共振回
路３０を短絡させるように構成されている。

又制御回路３３には復調回路４１が設けられる。

復調回路４１は第７図に示すように、アンド回路３６か
らのパルスを計数するカウンタ４２、及びそのカウント
アツプ出力の有無を判別するフリップフロップ回路４３
〜４５を有しており、元のＮＲＺ信号を復調するもので
ある。制御回路３３は復調された信号をデコードし、コ
マンドとデータを分離してそのコマンドに基づいてメモ
リ４６にデータを書込み又は読出すように制御する。又
データキャリア２には各部に電源を供給する電池４７が
搭載される。

次にこの物品識別システムの動作についてタイムチャー
トを参照しつつ説明する。ＩＤコントローラ３側からデ
ータキャリア２にデータを伝送する際には、Ｔ／Ｒの切
換信号は第８図（ａ）に示すようにＨレベルであり、送
出すべき信号ＴＸＮＲＺが第８図（ロ）に示すようにＴ
ＸＣＬＫと同期して与えられるものとする。このとき基
準クロックは充分高い周波数のクロック信号であり、Ｄ
フリップフロップ２１の出力によってカウンタ２２のカ
ウントアツプ値が変化する。例えば出力がｒＨｊレベル
ではデユーティ比が例えば７０％の時点でカウンタ２２
はカウントアツプし、出力が「Ｌ」レベルではデユーテ
ィ比が３０％の時点でカウントアツプする。この信号に
よってフリップフロップ２３がリセットされ、マルチプ
レクサ２５を介して第８図（ｅ）に示すように発振制御
信号が発振回路１２に与えられる。従って発振回路１２
より第８図（ｆ）に示すような信号が出力されることと
なる。

一方データキャリア２ばこの信号を受信すると、共振回
路３０には第９図（ａ）に示す信号が得られる。

そしてこのレベルが一定以上であれば電圧検知回路３２
によってリセット信号が復調回路４１に与えられる。又
この信号を全波整流し平滑して所定のレベルで弁別する
ことによってコンパレータ３５より第９図（Ｃ）に示す
信号が得られる。この信号と共振回路３０に得られるパ
ルス信号をアンド回路３６に与えることによって、復調
回路４１に第９図（ロ）に示すようなパルス信号を与え
ることができる。そして復調回路４１ではクロック信号
の立上り毎にカウンタ４２をリセットし、次のサイクル
で与えられるパルス数を計数する。こうすれば第９図（
ｅ）に示すようにカウンタ４２よりデユーティ比が７０
％のときにはカウントアンプ信号を得ることができる。

この信号によってＲＳフリップフロップ４３がセットさ
れ、第９図（ｇ）、（ｈ）に示すように２つのＤフリッ
プフロップ４４．４５を用いてＮＲＺの元の信号を復調
することができる。

又データキャリア２からデータを伝送する際には、ＩＤ
コントローラ３側からデユーティ比が一定、例えば５０
％の信号を常に出力する（第８図（ｅ）。

（ｆ））、データキャリア２はこの信号を受信し第９図
（Ｃ）、（２）に示すようにクロ・ンクに一致した立上
り信号をアンド回路３Ｂに与える。このとき制御回路３
３より送出すべき信号を第９図（ｉ）に示すＴＸＮＲＺ
信号とすると、「ｏ」のときに論理積条件が成立してシ
ャントパルスがＦＥＴ３９に与えられ、ＦＥＴ３９がオ
ン状態となってシャント回路４０は閉域する。従ってこ
のときには第９図（ａ）に示すように残響がなく、その
他の時点では残響が残る信号が共振回路３ｏに得られる
。そして第８図（ロ）、（ｊ）に示すようにＴＸＣＬＫ
の立下り毎に第８図（ｈ）に示すシャントパルスが得ら
れる。そしてその後の残響の有無を受信クロックの立下
り時に検出することによって信号を復調するようにして
いる。

〔発明が解決しようとする課題〕

しかるにこのような従来の物品識別システムによれば、
共振回路の減衰振動をリードライトヘッドの受信用コイ
ルを有する共振回路で検出するようにしているため、リ
ードライトヘッド側では低いレベルの信号を受信しなけ
ればならない。従って長距離の間のデータ伝送が難しく
なるという問題点があった。又データキャリアの共振回
路に残響を得るようにするために、共振回路のＱを大き
くしておく必要がある。従ってデータを伝送する際にも
その残響が大きくなり、クロックパルスにも残響が生し
る。従ってコンパレータ３４を用いてクロック信号を整
形し、その出力によってアンド回路を介して基準パルス
を復調回路に与える必要があり、消費電力が大きいコン
パレータが必要になるという欠点があった。又リセット
信号を得るために全波整流回路や電圧検知回路が必要に
なるという欠点もあった。更に全体としてアナログ回路
が多くなり実装スペースが大きく、又調整作業が複雑に
なるという欠点があった。

本発明はこのような従来の物品識別システムに用いられ
るデータキャリアの問題点に鑑みてなされたものであっ
て、データキャリアから信号を送出することにより長距
離でのデータ伝送を行い又回路をデジタル化できるよう
にすることを技術的課題とする。

（課題を解決するための手段〕 本発明はデータを保持するメモリ、及びメモリへのデー
タの書込み、データの読出しを制御するメモリ制御手段
を有するデータキャリアであって、第１．第２の共振回
路と、第１の共振回路より得られるパルスを整形する整
形回路と、整形回路より得られるパルスによってトリガ
されパルス周期より長い動作時間を有し、リトリガされ
る単安定マルチバイブレータと、単安定マルチバイブレ
ータより与えられるクロック信号のデユーティ比の変化
に基づいて信号を復調する復調回路と、信号送信時に単
安定マルチハイブレークより得られるクロックの非受信
時に送信タイミング信号を出力する送信タイミング回路
と、送出すべき信号に基づいて送信タイミング回路より
得られる送信タイミング毎に駆動され第２の共振回路を
付勢する発振回路と、単安定マルチバイブレータの出力
の変化時点のシャントパルスを発生するシャントパルス
発生回路と、第２の共振回路に接続されその両端を短絡
するシャント回路と、を具備することを特徴とするもの
である。

〔作用〕

このような特徴を有する本発明によれば、書込／読出制
御ユニットから送出される送信データに対応させて第１
の共振回路で受信し、リトリガブルな単安定マルチバイ
ブレータを用いて包絡線に対応する受信クロック信号を
得ており、これに基づいて信号を復調している。そして
この共振回路は比較的低いＱの共振回路としているため
、容易にキャリアのクロック信号を得ることができる。

又データを送出する際には得られたクロック信号から送
信タイミング信号を発生し、残響をシャントパルスで禁
止した後送信タイミング回路と送信データに基づいて発
振回路を断続的に駆動させ第２の共振回路より信号を出
力するようにしている。

〔実施例〕

第１図は本発明の一実施例によるデータキャリア５０の
構成を示す図である。本図において前述した従来例と同
一部分は同一符号を付して詳細な説明を省略する。本実
施例においてデータキャリア５０は第１．第２の共振回
路５１．５２を有している。共振回路５１はリードライ
トヘッドの発振回路１２の発振周波数と同一の共振周波
数で比較的低いＱを有するものであり、共振回路５１に
は半波整流用のダイオードＤＩ及びそのカソードと接地
端間にクリップ用のツェナダイオードＺＤ２が接続され
る。これらは波形整形回路を構成しており、その出力は
アナログスイッチ５３を介してマルチバイブレータ５４
に与えられる。マルチハイブレーク５４は与えられるパ
ルスの周期よりわずかに長い動作時間を有するリトリガ
ブル単安定マルチバイブレータであって、そのＱ出力は
マルチバイブレータ５５に与えられ、Ｑ出力がクロック
信号として制御回路３３番こ与えられる。マルチバイブ
レータ５５はリードライトヘッド４から与えられるＮＲ
Ｚの信号の１周期より長い動作時間を有するリトリガブ
ルマルチハイブレークであって、その出力はりセント信
号として制御回路３３に与えられる。制御回路３３及び
復調回路４１の構成は前述した従来例と同一であるので
詳細な説明を省略する。さてこのクロック信号は送信タ
イミング回路５６及びシャントパルス発生回路５７に与
えられる。送信タイ池ング回路５６は、クロック信号が
与えられるτ１の時定数を持つ時定数回路及びシュミッ
トトリガインバータ５６ａと、その出力及びクロック信
号の論理積をとるナンド回路５６ｂを有している。又シ
ャントパルス発生口Ｂ５７もτ２の時定数を有する時定
数回路にシュミットトリガインバータ５７ａが接続され
、その出力とクロック信号とのアンドをとるアンド回路
５７ｂによって構成される。ここで送信タイミング回路
５６の時定数τ１はτ２よりも長くクロック信号の２周
期に近い長さを有するものとする。

この送信タイミング回路５６の出力はオア回路５８に与
えられ、又インバータ５９を介してアンド回路６０に与
えられる。オア回路５８にはデータキャリアの送受信を
切換える切換信号Ｒ／Ｔが与えられており、その論理和
に基づいてアナログスイッチ５３を制御するものである
。又アンド回路６０の他方の入力端には、制御回路３３
より送出すべきＮＲＺの信号ＴＸＮＲＺが与えられてい
る。

ＴＸＮＲＺは受信時にはＬレベルとなっている。

そしてアンド回路６０は論理積を発振イネーブル信号と
して発振回路６１に与える。発振回路６１は縦続接続さ
れた複数のインバータ又はゲート回路がフィードバック
接続され、入力信号が与えられる毎に一定の周期でパル
ス信号を出力するデジタル回路から成る発振回路であっ
て、その出力はスイッチ用のＦＥＴ６２に与えられる。

スイッチ用のＦＥＴ６２は電源との間に接続された共振
回路５２を接地することによって信号を出力するもので
ある。ここで発振回路６１の発振周波数はリードライト
ヘッドから送出される信号の周波数と一致させてもよく
、又別の周波数を選択しても良いが、共振回路５２の共
振周波数と一致させておくものとする。さて共振回路５
２には並列に抵抗とアナログスイッチから戒るシャント
回路６３が接続される。シャント回路６３は前述したシ
ャントパルス発生回路５７からの出力に基づいて共振回
路の両端を短絡することにより共振回路に生ずる残響を
禁止するものである。

次に本実施例の動作について第２．３図のタイムチャー
トを参照しつつ説明する。書込／読出制御ユニットから
信号を送出する際には、前述した従来例と同様に信号が
送出され第２図（ａ）に示すようにデータキャリアにデ
ユーティ比が異なる信号が受信される。データキャリア
５０は共振回路５１によってこの信号を受はダイオード
ＤＩ、　ツェナダイオードＺＤ２によって波形を整形す
ることにより第２図（ロ）に示す信号が得られる。この
場合には共振回路５１のＱが低いため、送信を停止すれ
ば残響をほとんど生じることがない。そして受信時には
アナログスイッチ５３が閉成されているため、整形され
たパルス列を制御回路３３に与えることができる。そし
てこの信号の立上りによって第２図（Ｃ）に示すように
単安定マルチパイプレーク５４がトリガされ、以後のパ
ルスの周期毎によって連続的にリトリμされるため第２
図（Ｃ）に示すように送出された信号のデユーティ比に
対応した一定周期のクロック信号ＣＬＫが得られる。又
この１周期分以上の動作時間を持つマルチハイブレーク
５５によって第２図（ｄ）に示すリセット信号を得るこ
とができる。この場合にも制御回路３３によりデユーテ
ィ比が大きい場合にはカウンタ４２のカウントアツプ出
力が得られ、これによって元のＮＲＺの信号が検出でき
る。

一方データキャリア５０から信号を送出する場合には、
第３図（ａ）に示すようにデユーティ比が５０％の信号
がデータキャリア５０に与えられる。データキャリア５
０は単安定マルチハイブレーク５４によってこの信号か
ら第３図（Ｃ）に示すクロック信号ＣＬＫを抽出する。

そしてこのクロック信号の半周期近い時定数τ１を持つ
送信タイミング回路５６のインバータ５６ａより第３図
（ｄ）に示す信号が出力される。この信号と第３図（Ｃ
）のクロック信号との論理積によって第３図（ｅ）に示
すような送信タイミング信号が出力される。この信号と
制御回路３３より出力される送出すべき信号、例えば第
３図（ｆ）に示すＴＸＮＲＺとの論理積をアンド回路６
０によって発生させ、第３図（ｇ：）に示す発振イネー
ブル信号に基づいて発振回路６１を駆動する。発振回路
６１はこの信号に基づき発振信号をＦＥＴ６２に与える
。従って共振回路５２の両端がオン時に接地されること
となって第３図（５）に示すような信号が出力される。

従って共振回路５２には第３図（ｉ）に示すような信号
が出力されることとなる。ここで第３図（Ｃ）に示すク
ロック信号の立上り時にシャントパルス発生回路５７よ
りシャントパルスを発生させ、そのときにシャント回路
６３を動作させるようにしている。従って共振回路５２
にシャントパルスが加わるため、送受信で同一の周波数
を選択していた場合にもＴＸＮＲＺが０の周期では完全
に残響が禁止される。そのため書込／読出制御ユニット
側で誤って信号を読出す恐れがなく確実に信号を識別す
ることができる。又共振回路５２からの信号が共振回路
５１によって受信されクロックの再生を誤らないように
するためにアナログスイッチ５３が設けられ、送信タイ
ミング信号の発生時点ではアナログスイッチ５３をオフ
としてクロック信号の再生を確実にしている。

［発明の効果〕 以上詳細に説明したように本発明によれば、データキャ
リアの共振回路のＱを低くしているため残響を少なくす
ることができる。そしてデータキャリア側から信号を発
振するようにしているため、減衰振動の有無によって信
号を送出する従来のデータキャリアに比べて長距離での
データ伝送を行うことができるという効果が得られる。

更に回路構成が簡略化されデジタル化が容易であるため
、集積回路化も容易になるという効果も得られる。

【図面の簡単な説明】

第１図は本発明の一実施例によるデータキャリアの構成
を示すブロック図、第２図は本実施例のデータキャリア
の受信時の波形を示す波形図、第３図は本実施例のデー
タキャリアのデータ送信時の波形を示す波形図、第４図
は従来の書込／読出制御ユニットの構成を示すブロック
図、第５図は従来のデータキャリアの一例を示すブロッ
ク図、第６図は書込／読出制御ユニットの送信制御回路
の構成を示すブロック図、第７図はデータキャリアの復
調回路を示すブロック図、第８図は従来のリードライト
ヘッドの各部の波形を示す波形図、第９図は従来のデー
タキャリアの各部の波形を示す波形図である。 ３３−−−−−−一制御回路　　４１−・−・−復調回
路メモリ　　５０−−−−−−−データキャリア５２−
−−−−−一共振回路　　５３−−−−−アナログスイ
５４　、５５−−−−−・−単安定マルチバイプレーク
６−・−送信タイミング回路　　５７−−−−−−−シ
ヤ６５１。 ツチ ント パルス発生回路 ・−・シャント回路 ６１・ 発振回路 ３

Claims (1)

【特許請求の範囲】
1. （１）データを保持するメモリ、及び前記メモリへのデ
   ータの書込み、データの読出しを制御するメモリ制御手
   段を有するデータキャリアにおいて、 第１、第２の共振回路と、 前記第１の共振回路より得られるパルスを整形する整形
   回路と、 前記整形回路より得られるパルスによってトリガされパ
   ルス周期より長い動作時間を有し、リトリガされる単安
   定マルチバイブレータと、 前記単安定マルチバイブレータより与えられるクロック
   信号のデューティ比の変化に基づいて信号を復調する復
   調回路と、 信号送信時に前記単安定マルチバイブレータより得られ
   るクロックの非受信時に送信タイミング信号を出力する
   送信タイミング回路と、 送出すべき信号に基づいて前記送信タイミング回路より
   得られる送信タイミング毎に駆動され前記第２の共振回
   路を付勢する発振回路と、 前記単安定マルチバイブレータの出力の変化時点のシャ
   ントパルスを発生するシャントパルス発生回路と、 前記第２の共振回路に接続されその両端を短絡するシャ
   ント回路と、を具備することを特徴とするデータキャリ
   ア。