JPH03283540A - 薄膜トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、アクティブマトリクス液晶デイスプレィのス
イッチング素子を構成する薄膜トランジスタ（Ｔ　Ｐ　
Ｔ）の製造方法に関するものである。

［従来の技術］ 第２図（ａ）乃至（ｈ）は、従来の薄膜トランジスタの
製造工程を説明するための図である。

従来の製造方法においては、先ず、第２図（ａ）に示さ
れるようにガラス基板２１上にタンタル（Ｔａ）または
Ｔａを含む合金よりなるゲート電極２２を形成し、次に
第２図（ｂ）に示されるように、ゲート電極２２の表面
を陽極酸化して、第一のゲート絶縁膜２３を形成する。

次に第２図（Ｃ）に示されるように、ガラス基板２１上
に蒸着またはスパッタによりＩＴＯを堆積させ、これを
エツチングして画素電極２４を形成する。

次に、第２図（ｄ）に示されるように、第一のゲート絶
縁膜２３及び画素電極２４を覆うように酸化シリコン層
２５ａ及び窒化シリコン層２５ｂをプラズマＣＶＤによ
り連続して形成し、上記酸化シリコン層２５ａ及び窒化
シリコン層２５ｂからなる第二のゲート絶縁膜２５を形
成する。さらに上記第二のゲート絶縁膜２５上に半導体
層２６、オーミック接合層２７を形成した後、上記オー
ミック接合層２７、半導体層２６、窒化シリコン層２５
ｂ１及び、酸化シリコン層２５ａを所定のパターンに従
って連続してエツチングする。上記エツチング終了後の
状態を第２図（ｅ）に示す。

次に、第２図（ｆ）に示されるようにソース電極２８ａ
及び、ドレイン電極２８ｂを形成する。

上記ソース電極２８ａ及び、ドレイン電極２８ｂは、先
ずクロム（Ｃｒ）層２９ａを形成した後、該Ｃｒ層２９
ａ上にさらにアルミニウム（Ａ１）層２９ｂを形成し、
上記Ａ１層２９ｂ及びＣｒ層２９ａを所定のパターンに
したがってエツチングすることにより形成されている。

次に、第２図（ｇ）に示されるようにソース電極２８ａ
及び、ドレイン電極２８ｂをマスクとしてオーミック接
合層２７の上記両電極に挟まれる部分２７ａをエツチン
グ除去する。

最後に、第２図（ｈ）に示されるように上記各工程で形
成された各層全体を覆うようにパッシベーション膜３０
を形成し、薄膜トランジスタが得られる。上記パッシベ
ーション膜３０は、酸化シリコン膜３０ａと窒化シリコ
ン膜３０ｂとからなり、上記各工程で形成された各層に
よる段差を実質的に解消する厚さを備えている。

上記ＴＰＴでは、ゲート電極２４に電圧を印加すると、
ソース電極２８ａとドレイン電極２８ｂとがオーミック
接合層２７及び半導体層２６を通じて導通状態となり、
画素電極２４から液晶（図示せず）に電圧が印加される
。

［発明が解決しようとする課題］ しかしながら、上記従来のＴＰＴでは、画素電極がガラ
ス基板上に備えられ、上記ＴＰＴを構成する各層の最下
層となっているために、上記画素電極と上記ＴＰＴを構
成する各層との段差を解消するためには、パッシベーシ
ョン膜を十分に厚くしなければならない。ところが、パ
ッシベーション膜が厚いと、上記画素電極から液晶に電
圧を印加する際に、印加電圧が上記パッシベーション膜
と液晶とで分圧され、液晶にかかる電圧か低下する傾向
がある。

また、上記従来のＴＰＴでは、同一のスイ・ソチの画素
電極とゲート電極との間、または、−のスイッチの画素
電極と他のスイッチのドレイン電極との間に、電流のリ
ークが発生しやすいとの問題もある。第３図は、上記電
流のリークを説明するための図であって、第２図に示す
従来の製造方法により得られるＴＰＴの構成を簡略化し
て示す断面図である。第３図においては、−のスイッチ
の全体と該スイッチに隣り合うスイッチの一部か示され
ており、第２図と同一の構成部分には同一の符号を付し
て説明を省略する。第３図から明らかなように、同一の
スイッチにおいてゲート電極２２と画素電極２４とは、
共にガラス基板２１上に備えられている。また、−のス
イッチのトレイン電極２８ｂと相隣り合うスイッチの画
素電極２４ａの上には、共にパッシベーション膜３０が
備えられている。上記電流のリークは、上記画素電極２
４とゲート電極２２との場合にはガラス基板２１の上記
両電極が備えられている界面を通じて、また、上記画素
電極２４ａとドレイン電極２８ｂとの場合にはパッシベ
ーション膜３０の上記両電極と接している界面を通じて
生じる。上記電流のリークは、製造工程中にガラス基板
２１またはパッシベーション膜３０の上記界面に付着し
たイオン性不純物を媒体にして生じるものと考えられる
。

上記電流のリークは、誤作動、誤表示等の原因となるの
で好ましくない。

そこで、本発明は上記したような従来技術の課題を解決
するためになされたもので、その目的とするところは、
画素電極から液晶に対する電圧の印加効率が高く、画素
電極とドレイン電極またはゲート電極との間に電流のリ
ークが生じない構造を有するＴＰＴを、従来の製造方法
と同等の工数にて製造することのできる方法を提供する
ことにある。

［課題を解決するための手段］ 本発明に係わる薄膜トランジスタの製造方法は、透明絶
縁性基板上にゲート電極を形成する工程と、上記基板上
に上記ゲート電極を覆うようにゲート絶縁膜を形成する
工程と、上記ゲート絶縁膜上に半導体層、オーミック接
合層及び、ドレイン電極とソース電極とを構成する第一
の金属層をこの順に積層したのち、上記第一の金属層、
オーミック接合層及び、半導体層を所定のパターンにし
たがって連続してエツチングする工程と、上記半導体層
、オーミック接合層及び、第一の金属層を覆うように第
一の絶縁層を形成する工程と、上記第一の絶縁層上に画
素電極を形成する工程と、上記第一の絶縁層上に上記画
素電極を覆うように第二の絶縁層を形成した後、上記第
一の金属層及び上記画素電極をエツチングストッパーと
して上記第一及び第二の絶縁層をエツチングして、上記
第一の金属層及び上記画素電極のコンタクトホールが形
成される予定の領域を露出させる工程と、上記各工程で
形成された層全体を覆うように、ソース電極とドレイン
電極とを構成する第二の金属層を形成した後、上記第一
及び第二の金属層を所定のパターンにしたがってエツチ
ングしてソース電極及びドレイン電極を形成する工程と
、上記ソース電極及びドレイン電極をマスクとして上記
オーミック接合層の上記両電極に挟まれる部分をエツチ
ング除去したのち、パッシベーション膜を形成する工程
とを有することを特徴としている。

［作用コ 本発明の製造方法では、ゲート絶縁膜上に第一の絶縁層
を介して画素電極が形成されるので、ＴＰＴを構成する
各層による段差が低減される。

また、画素電極を上記のように形成し、さらに上記画素
電極上に第二の絶縁層を形成することにより、上記画素
電極がドレイン電極及びゲート電極とは独立の界面に形
成される。

さらに、本発明の製造方法では、ゲート絶縁膜上に形成
された半導体層、オーミック接合層及び、ドレイン電極
とソース電極とを構成する第一の金属層を連続してエツ
チングする操作により、上記オーミック接合層と第一の
金属層との相対的位置関係がセルフアライメント法によ
り規定され、がっ、上記エツチング操作及び、第一及び
第二の絶縁層のエツチングを上記第一の金属層及び上記
画素電極をエツチングストッパーとして連続して行なう
操作とにより、工数の増加が抑えられる。

［実施例］ 以下、本発明の実施例を第１図を参照しながら説明する
。

第１図（ａ）乃至（ｉ）は、本発明のＴＰＴの製造方法
の一実施例を示す製造工程図である。

先ず、第１図（ａ）に示すように、ガラス基板１上にタ
ンタル（Ｔａ）からなるゲート電極２を形成する。上記
ゲート電極２は、上記ガラス基板１上にＴａを約０．　
２μｍ厚に成膜した後、フォトリソグラフィー及びドラ
イエツチングにより所定のパターンに形成する。

次に、第１図（ｂ）に示すように、上記ゲート電極２の
Ｔａの表面０．　１μｍを陽極酸化し、厚さ０．３μｍ
の五酸化タンタル（Ｔａ２０ｓ）層３ａを形成する。次
いで、上記Ｔａ２Ｏ５層３ａを覆うように、窒化シリコ
ン（ＳｉＮ、）膜３ｂをＣＶＤ法にて０．３μｍ厚に形
成する。上記ＴａｗＯｓ層３ａとＳｉＮ、層３ｂとによ
り、ゲート電極２を覆うゲート絶縁膜３が形成される。

次に、第１図（Ｃ）に示すように、ゲート絶縁膜３上に
、アモルファスシリコン（ａ−８ｉ）よりなる半導体層
４（０，０５μｍ厚）、及び、リンを添加したａ−８ｉ
よりなるオーミック接合層５（０，０２μｍ厚）を順次
ＣＶＤ法にて形成する。

次いで、オーミック接合層５上にスパッタによりクロム
を０．　１μｍ厚に成膜し、ドレイン電極とソース電極
とを構成する第一の金属層６ａとする。

次に、上記第一の金属層６ａ、オーミック接合層５及び
、半導体層４を所定のパターンにしたがって連続してエ
ツチングする。上記エツチング操作終了後の状態を第１
図（ｄ）に示す。このとき第一の金属層６ａは、半導体
層４及びオーミック接合層５と同一のマスクでエツチン
グすることにより、オーミック接合層５との相対的位置
関係が規定される。また、第１図（ｄ）に示すように、
ゲート絶縁膜３はエツチングされていないので、従来の
ＴＰＴに比較して段差が低減される。

次に、第１図（ｅ）に示すように、上記半導体層４、オ
ーミック接合層５及び、第一の金属層６ａを覆うように
、酸化シリコンを０．０１μｍ厚にスパッタし、第一の
絶縁層７ａを形成する。

次に、上記第一の絶縁層７ａ上にスパッタによりＩＴＯ
膜を０．　１μｍ厚に堆積させ、次いで該ＩＴＯ膜をフ
ォトリソエツチングして所定のパターンを有する画素電
極８を形成する。

次に、第１図（ｆ）に示すように、上記第一の絶縁層７
ａ上に上記画素電極８を覆うようにして、酸化シリコン
を０．０１μｍ厚にスパッタし、第二の絶縁層７ｂを形
成する。

上記第一の絶縁層７ａ及び第二の絶縁層７ｂは、上記画
素電極８のＩＴＯがゲート絶縁膜３及び下記パッシベー
ション膜１０のＳｉＮ、と接触するして変質することを
避けるために設けられており、さらに、上記画素電極８
を下記ゲート電極及びドレイン電極から独立した層に形
成する作用をも有する。

次に、第１図（ｇ）に示すように、上記第一の絶縁層７
ａ及び第二の絶縁層７ｂをエツチングして、上記第一の
金属層６ａ及び上記画素電極８のコンタクトホールが形
成される予定の領域８ａを露出させる。このとき、上記
第一の金属層６ａ及び、画素電極（ＩＴＯ）８がエツチ
ングストッパーとして作用する。

次に、上記各工程で形成された層全体を覆うように、ア
ルミニウムを０．４μｍ厚にスパッタし、ソース電極と
ドレイン電極とを構成する第二の金属層６ｂを形成する
。次いでフォトリソグラフィーによりソース電極及びド
レイン電極のレジストパターンを形成した後、上記第一
の金属層６ａ及び第二の金属層６ｂをエツチングして、
ソース電極９ａ及びドレイン電極９ｂを形成する。上記
エツチング操作終了後の状態を、第１図（ｈ）に示す。

次に、第１図（ｉ）に示すように、ソース電極９ａ及び
ドレイン電極９ｂをマスクとしてオーミック層５の上記
両電極に挟まれている部分をドライエツチングし除去す
る。この部分は、トランジスタのチャネル部５ａになる
。次いで、上記各工程で形成された層全体を覆うように
、ＳｉＮ、をＣＶＤ法にて０．　２μｍ厚に成膜してパ
ッシベーション膜１０を形成し、本発明の製造方法によ
るＴ　Ｐ　Ｔの製造が終了する。

［発明の効果］ 以−り詳細に説明したように、本発明の製造方法によれ
ば、半導体層、オーミック接合層及び、ドレイン電極と
ソース電極とを構成する第一の金属層を連続してエツチ
ングする操作、及び、第一及び第二の絶縁層のエツチン
グを上記第一の金属層及び上記画素電極をエツチングス
トッパーとして連続して行なう操作とにより、従来より
積層する層の数が一層増加するにも拘らず、従来と同等
の工数にて加工することかで′きる。

また、本発明の製造方法では、上記第一の金属層のエツ
チングを、半導体層及びオーミック接合層と同一のマス
クで行なうことにより、上記第一の金属層とオーミック
接合層との相対的位置関係が規定されるとの効果も得ら
れる。

本発明の製造方法により得られたＴ　Ｐ　Ｔでは、画素
電極が第一の絶縁層を介してゲート絶縁膜上に形成され
ているので、従来のＴＰＴより段差が低減されており、
パッシベーション膜が従来より薄く形成されているので
、上記画素電極から液晶に電圧を印加した際に上記パッ
シベーション膜による電圧降下を低減し液晶にかかる電
圧を向上させることができる。

さらに、本発明の製造方法により得られたＴＰＴでは、
上記画素電極がドレイン電極及びゲート電極とは独立の
層に形成されているので、上記画素電極とドレイン電極
及びゲート電極とを連絡する界面が存在せず、電流のリ
ークを低減させることができる。

【図面の簡単な説明】

第１図（ａ）乃至（ｉ）は本発明の製造方法による製造
工程を示す図であり、 第２図（ａ）乃至（ｈ）は従来の製造方法による製造工
程を示す図であり、 第３図は従来のＴＰＴにおける電流のリーク経路を説明
するための一部断面図である。 １　・・・ガラス基板、 ２　・・・ゲート電極、 ３　・・・ゲート絶縁膜、 ４　・・・半導体層、 ５　・・・オーミック接合層、 ６ａ・・・第一の金属層、 ６ｂ・・・第二の金属層、 ７ａ・・・第一の絶縁層、 ７ｂ・・・第二の絶縁層、 ８　・・・画素電極、 ９ａ・・・ソース電極、 ９ｂ・・・ドレイン電極、 ｌＯ・・・パッシベーション膜。

Claims (1)

【特許請求の範囲】
1. 　透明絶縁性基板上にゲート電極を形成する工程と、上
   記基板上に上記ゲート電極を覆うようにゲート絶縁膜を
   形成する工程と、上記ゲート絶縁膜上に半導体層、オー
   ミック接合層及び、ドレイン電極とソース電極とを構成
   する第一の金属層をこの順に積層したのち、上記第一の
   金属層、オーミック接合層及び、半導体層を所定のパタ
   ーンにしたがって連続してエッチングする工程と、上記
   半導体層、オーミック接合層及び、第一の金属層を覆う
   ように第一の絶縁層を形成する工程と、上記第一の絶縁
   層上に画素電極を形成する工程と、上記第一の絶縁層上
   に上記画素電極を覆うように第二の絶縁層を形成した後
   、上記第一の金属層及び上記画素電極をエッチングスト
   ッパーとして上記第一及び第二の絶縁層をエッチングし
   て、上記第一の金属層及び上記画素電極のコンタクトホ
   ールが形成される予定の領域を露出させる工程と、上記
   各工程で形成された層全体を覆うように、ソース電極と
   ドレイン電極とを構成する第二の金属層を形成した後、
   上記第一及び第二の金属層を所定のパターンにしたがっ
   てエッチングしてソース電極及びドレイン電極を形成す
   る工程と、上記ソース電極及びドレイン電極をマスクと
   して上記オーミック接合層の上記両電極に挟まれる部分
   をエッチング除去したのち、パッシベーション膜を形成
   する工程とを有することを特徴とする薄膜トランジスタ
   の製造方法。