JPH03280297A - ランダム・アクセス記憶装置および方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はランダム・アクセス記憶装置および方法に関す
る。

〔従来の技術〕

従来、この種の技術はアドレスレジスタとＲＡＭアレイ
とリードデータレジスタだけを持ち、アクセススピード
の測定等については外部に接続するＬＳＩテスタを使っ
て行なっていた。

〔発明が解決しようとする課題〕

上述した従来の技術は、ＬＳＩテスタを使って測定する
ため、治具等の誤差が測定値に入り込んだり、また高精
度のＬＳＩテスタを必要とするためコストアップとなる
欠点がある。

〔課題を解決するための手段〕

本発明のランダム・アクセス記憶装置は、アドレス入力
信号を保持するアドレスレジスタと、前記アドレスレジ
スタにセ・ソトされた情報の変化を検出する変化検出回
路と、前記変化検出回路の出力を保持しこれをアドレス
変化出力として外部に出力する変化検出レジスタと、リ
ングオシレータイネーブルピンの情報によりリングオシ
レータまたは遅延回路として動くディレーゲートと、ク
ロック入力および前記ディレーゲートの各段からの出力
を入力し選択結果を前記変化検出レジスタとＲＡＭから
のリードデータを保持するリードデータレジスタに出力
するクロックセレクタとを含んで構成される。

〔実施例〕 次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のプロ・ンク図である。

アドレス入力ピンから入力されるアドレス情報はアドレ
スレジスタ１に入力され保持される。アドレスレジスタ
の出力はＲＡＭアレイ２に入力し記憶データを読み出す
。読み出されたデータはリードデータレジスタ３に入力
し保持された後り一ドデータ出力に出力される。アドレ
スレジスタ出力はまた変化検出回路４に入力されアドレ
スの変化が検出される。この変化の情報は変化検出レジ
スタ５に保持されアドレス変化出力に出力される。

また複数のＮＡＮＤゲートまたはＮＯＴゲートにより構
成されるディレーゲート７にはリングオシレータイネー
ブルとクロックが入力される。ディレーゲート７の出力
はディレーゲート出力に出力される。またディレーゲー
ト７の適当な段での出力とクロック入力はクロックセレ
クタ６に入力しクロックセレクタ入力の情報により選択
された信号がリードデータレジスタ３および変化検出レ
ジスタ５のクロックとなる。

次に動作について詳細に説明する。

レジスタ付ＲＡＭにおけるＲＡＭアレイ２のアクセスタ
イムを測定するためには一般にはアドレスレジスタ１か
らＲＡＭアレイ２を通りリードデータレジスタ３まての
デイレ−タイムをアドレスレジスタ１とリードデータレ
ジスタ３のクロックの周波数を変化させるか異なる位相
のクロックを供給し期待値がリードデータ出力に出るよ
うにし、この差を検出することになる。

しかしこの中にはアドレスレジスタ１のデイレ−タイム
とり一ドデータレジスタのセットアツプタイムを含むた
め、ＲＡＭアレイ２単体のアクセスタイムを測定するこ
とができない。

そこでアドレスレジスタ１の変化を検出しり−ドデータ
レジスタ２と同じ回路の変化検出レジスタ５までのデイ
レ−を上記と同様の方法で測定し、両者の差をとること
でＲＡＭアレイ２単体のアクセスタイムを知ることがで
きる。またこのときのクロックの発生法を次に示す。

クロック入力を“１”、リングオシレータイネーブルを
“１”にするとディレーゲート７はリングオシレータと
なり発振する。この発振周波数をディレーゲート出力で
観測することでディレーゲート７内のゲートのデイレ−
を知ることができる。

ゲートのデイレ−を測定後リングオシレータイネーブル
を“０”にしてクロック入力にクロックを入力するとデ
ィレーゲート７はデイレーラインとして動作する。

クロックセレクタ６によりタイミングの異なるクロック
を選択しリードデータレジスタ３．変化検出レジスタ５
に期待値がセットされるようにクロックセレクト入力を
調整し、クロックセレクトに印加した情報を知り、クロ
ックセレクトに印加した情報からディレーゲート内のゲ
ート段数の差がわかり、リングオシレータの発振周波数
から計算したゲートのデイレ−との積をとることにより
ＲＡＭアレイ２単体のアクセスタイムを知ることができ
る。

〔発明の効果〕

以上説明したように本発明は、レジスタ付ＲＡＭＬＳＩ
内にアドレスの変化を検出しこれを保持する回路を入れ
ることにより、ＲＡＭアレイ単体のアクセスタイムを知
ることができ、さらにディレーゲートを内蔵させ、リン
グオシレータとデイレーラインとして使用することによ
り測定時の治具等による測定誤差を防ぎ、高精度のＬＳ
Ｉテスタも必要としなくなる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図である。 １・・・アドレスレジスタ、２・・・ＲＡＭアレイ、３
・・・リードデータレジスタ、４・・・変化検出回路、
５・・・変化検出レジスタ、 ６・・・クロックセレクタ、 ・・・ディレーゲート。

Claims (1)

1. 【特許請求の範囲】 １、アドレス入力信号を保持するアドレスレジスタと、
   前記アドレスレジスタにセットされた情報の変化を検出
   する変化検出回路と、前記変化検出回路の出力を保持し
   これをアドレス変化出力として外部に出力する変化検出
   レジスタと、リングオシレータイネーブルピンの情報に
   よりリングオシレータまたは遅延回路として動くディレ
   ーゲートと、クロック入力および前記ディレーゲートの
   各段からの出力を入力し選択結果を前記変化検出レジス
   タとＲＡＭからのリードデータを保持するリードデータ
   レジスタに出力するクロックセレクタとを含むことを特
   徴とするランダム・アクセス記憶装置。 ２、アドレス入力信号を保持するアドレスレジスタにセ
   ットされた情報の変化を検出する変化検出手順と、前記
   変化検出手順の出力を保持しこれをアドレス変化出力と
   して外部に出力する変化検出手順と、リングオシレータ
   イネーブルピンの情報によりリングオシレータまたは遅
   延回路として動くディレーゲート手順と、クロック入力
   および前記ディレーゲート手順の各段からの出力を入力
   し選択結果を前記変化検出手順とＲＡＭからのリードデ
   ータを保持するリードデータレジスタに出力するクロッ
   クセレクト手順とを含むことを特徴とするランダム、ア
   クセス記憶方法。