JPH03278370A - デジタルオーディオテープレコーダ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明はロータリヘッドを用いて音声信号をデジタルデ
ータとして磁気テープに記録するデジタルオーディオチ
ーブレコーダ、特にサンプリング周波数変更時の対策に
関する。

［従来の技術］ デジタル技術の進歩に伴ない、大容量のデータの処理が
可能となり、各種の信号記録にデジタル記録が採用され
るようになってきており、音声信号の記録においてもコ
ンパクトディスク等デジタル記録を用いるものが普及し
てきている。

そして、このような音声のデジタル記録を利用するもの
の中で、音声信号の再生だけでなく、録音も可能なデジ
タルオーディオチーブレコーダ（ＤＡＴ）が注目されて
いる。

このＤＡＴは、音声信号を磁気テープにデジタルデータ
として記録するため、アナログ録音に伴なうワウフラッ
タ、ヒスノイズ、変調ノイズ等の問題がなく、また広い
ダイナミックレンジで有し、広周波数帯域でフラットな
周波数特性を実現できるため、高音質録音再生を達成で
きるという特徴を有している。

ここで、このＤＡＴとしては、ロータリヘッドを利用す
る方式と、固定ヘッドを利用する方式の２種類があるが
、特にロータリヘッドを用いる方式についての規格化が
まとまり、製品化が進んでいる。

ロータリヘッド方式のＤＡＴにおいては、第６図に示す
ように、磁気テープの進行方向に対し、６″強傾いたト
ラック毎に信号を記憶する。

そして、各トラック毎には、デジタル音声データ（ＰＣ
Ｍ）を記録するエリアの他、再生のために必要な各種の
情報などからなるサブコードを記録するエリア、トラッ
キングのためのＡＴＦ信号を記録するエリア等が分割し
て設けられている。

また、ロータリヘッドには、磁気テープのトラックをそ
れぞれトレースする２つの磁気ヘッドが設けられ、ロー
タリヘッドの１回転で２トラ・ンクをトレースするよう
になっている。なお、磁気テープは高速で回転するロー
タリヘッドに、その９０°の範囲のみ接触するようにな
っている。

このように、磁気ヘッドによる磁気テープへの音声デー
タの記録、再生は間欠的なものとなり、連続な音声を入
出力するためには、データの時間軸変換を行わなければ
ならない。

更に、ＤＡＴにおいては、磁気テープのデータ記録にお
いて発生するランダムエラーやバーストエラーの影響を
最小限に抑制するため、データを分散させて記録するイ
ンターリーブフォーマットを採用している。

そこで、時間軸変換や、インターリーブフォーマットに
よる記録再生を行うために、データをある程度記憶して
おくＲＡＭが必要となる。

すなわち、データ記録の際には、時間軸変換を行った後
、２トラック分のデータをインターリーブフォーマット
でＲＡＭに書き込んでおき、次の２トラック分のデータ
を書き込んでいる間に前の２トラック分のデータを読出
して磁気テープに記録する。また、再生の際には、磁気
テープから読出したデータを一旦ＲＡＭに書込み、ＲＡ
　Ｍから読出したデータをデインターリーブした後、時
間軸変換している。

また、アナログ音声信号とデジタルデータの変換は、Ａ
／Ｄ変換器、Ｄ／Ａ変換器によって行っているが、ＤＡ
Ｔにおいては、長時間録音を可能としたり、他のオーデ
ィオ機器との間でデジタル信号を直接やり取りする等の
ため、Ａ／Ｄ変換器における音声信号からデジタルデー
タをサンプリングする周波数として、４８ｋＨｚ、４４
．１ｋＨｚ、３２ｋＨｚの３つのサンプリング周波数を
用意している。

そして、記録再生の際には、いずれかのサンプリング周
波数が採用されるため、ＲＡＭはサンプリング周波数の
最も速い場合のデータ量に対応できる大きさとし、すべ
てのサンプリング周波数に同一のＲＡＭで対応している
。

このようなりＡＴにおいて、音声信号の記録を行う時は
、上述のようにしてＲＡＭに記録されているデータを読
出し、これを磁気テープに書き込むか、サンプリング周
波数が遅い場合には、ブタ数か少なく、ＲＡＭの一部に
はデータかオーバーライドされない領域が生じる。この
ため、速いサンプリング周波数による再生記録を行った
後に、遅い周波数による記録を行うと、オーバーライド
されない部分のデータがＲＡＭ上に残り、これが磁気テ
ープに記録されてしまうことになる。

そこで、従来はサンプリング周波数か変更されたり、再
生から録音へモードが変更されたときには、第７図に示
すように、通常のＲＡＭへの書込み時間を利用してＲＡ
Ｍ全体にヌルデータ（０）を書き込んで、ＲＡＭの内容
を一部クリアしてからデータを書き込むようにしている
。

［発明が解決しようとする課題］ ところが、録音開始時にＲＡＭのクリアを行うと、この
ＲＡＭのクリアを行っている時間はデータの記録を行う
ことができない。従って、録音開始の指令があってから
、ＲＡＭのクリアが終了するまでのデータはＲＡＭに記
録できないことになり、供給されてくる音声データが捨
てられてしまうことになる。

また、記録方式として２トラツクで完結するインターリ
ーブを採用し、２トラツク分のデータをまずＲＡＭに書
込み、次の２トラツク分のデータが入力されているとき
に、データを実際に磁気テープへ記録し始めるため、磁
気テープへの記録開始は更に遅れることになる。

ここで、２つの磁気ヘッドを有するロータリヘッドは２
００Ｏｒｐｍで回転しているため、その１回転に３０ｍ
５ｅｃ程度かかり、この時間で２トラツク分のデータの
書込みまたは読出しが終了する。

そこで、記録の指令が発せられてから最初の３０ｍ５ｅ
ｃはＲＡＭのクリアが行われ、データ自体が捨てられ、
その後の３０ｍ５ｅｃはデータの書込みが行われ、これ
らが終了した６０ｍ５ｅＣ後からデータの磁気テープに
対する記録が開始されることになる。

従って、３０ｍ５ｅｃ分のデータが捨てられてしまい、
また磁気テープへの記録開始が６０ｍ５ｅｃ経過してか
らになってしまう問題点があった。

本発明は上記問題点を解決することを課題としてなされ
たものであり、録音開始の指令か発せられてから、実際
に記録が開始されるまでの時間か短縮されたデジタルオ
ーディオチーブレコーダを提供することを目的とする。

［課題を解決するための手段］ 本発明に係るデジタルオーディオチーブレコーダは、Ｒ
ＡＭの奇数ブロックアドレスの領域にのみヌルデータを
書き込む手段を有しており、データの記録を行う際にＲ
ＡＭクリア時に、ＲＡＭの奇数ブロックアドレスの領域
にのみヌルデータを書き込むことを特徴とする。

［作用］ 本発明に係るデジタルオーディオチーブレコーダは上述
のような構成を有しており、ＲＡ　Ｍの奇数ブロックに
のみヌルデータを書き込むことによりＲＡＭのクリアを
行う。従って、全ブロックのクリアを行う場合に比べ、
ＲＡＭクリアのための時間を短縮することができる。更
に、音声データの記録は偶数ブロックより行われるため
、奇数ブロックに対するヌルデータの書込みを並行して
行うことができる。従って、音声データの記録開始を早
め、記録開始までの時間を短縮することができる。

［実施例］ 以下、本発明の実施例について図面に基づいて説明する
。

く全体構成の説明〉 第１図は、実施例の全体構成ブロック図である。

ＣＰＵｌ０からＣＩＯデータバスを介して制御信号モー
ドデータ）が内部回路の動作を規定するモード制御回路
１２に送られ、このモード制御回路からの出力信号によ
り、再生、録音、高速サーチ等のモードが設定される。

再生時 通常再生モード時においては、ドラム回転数は２００Ｏ
ｒ　ｐｍであり、磁気テープ上に記録されたデジタルデ
ータはＡ、Ｂ２つの磁気ヘッドにより読み出される。そ
して、この読み出されたデータ中の同期ビットからＰＬ
Ｌ回路（図示せず）で同期クロックが作成される。この
ようにして、同期クロックに従いトラックから読み出さ
れたＰＣＭデータは復調回路１４に入力される。

復調回路１４は入力されたＰＣＭデータブロック中の同
期信号５ＹＮＣを検出し、シンボルカウンタ１６をリセ
ットすると共に入力されたＰＣＭデータを１０−８変換
する。シンボルカウンタ１６は同期クロックを計数して
ＰＣＭデータブロックの同期信号５ＹＮＣ以降に入力さ
れるＩＤコードデータＷ１、ブロックアドレスデータＷ
２、パリティＰＳＰＣＭデータの計３５シンボル（１０
−８変換後の１シンボルは８ビツト）を計数する。

このシンボルカウンタ１６の計数値が「２」、すなわち
データブロックのブロックアドレスデータＷ２の入力が
検出されると、復調回路１４がら出力される８ビツトの
ブロックアドレスデータＷ２中のブロックアドレスを示
す７ビツトがアドレスカウンタ１８のビットＡ５〜Ａ１
１にセットされる。

ここで、アドレスカウンタ１８の下位５ビツトＡ　ｏ　
−Ａ　４は、ＰＣＭデータの３２シンボルを計数するカ
ウンタ出力であり、一方上位２ビットＡ１２〜Ａ１３は
磁気ヘッドＡ、　　Ｂの切替信号及びその１／２分周信
号を出力するビットである。従って、ＰＣＭデータの第
１シンボルが入力されると、１２８にのＲＡＭ２０はア
ドレスカウンタ１８の出力によってアクセスされ、復調
回路１４から出力されるＰＣＭデータシンボルがＲＡＭ
２０に書き込まれる。

そして、ＲＡＭ２０の半分６４ｋに磁気ヘッドＡ、Ｂか
らの読取りデータが書き込まれている間に、残り半分の
６４ｋをインターリーブアドレス制御回路２２がサンプ
リング周波数に基づいてアクセスし、このインターリー
ブアドレス制御回路２２にて指定されたアドレスに格納
されたＰＣＭデータが出力データ変換回路２４に送られ
、８ビツトから１６ビツトのデータに変換されＤ／Ａコ
ンバータに出力され再生される。

なお、通常再生時においては、所定量のＰ　ＣＭデータ
がＲＡＭ２０に格納されと、ＦＣＣアドレス制御回路２
６かＲＡＭ２０をアクセスしてＰＣＭデータをＥＣＣ回
路２８に送る。このＥＣＣ回路２８では入力されたデー
タから０１符号のチエツクを行い、訂正されたデータを
再びＲＡ　Ｍ　２０に書き込む。また、１トラック分即
ちＡ、Ｂいずれかの磁気ヘッドにて読み出されたデータ
かすべてＲＡＭ２０に格納されると、ＥＣＣアドレス回
路２６及びこのＥＣＣ回路２８によりＣ２符号のチエツ
クが行われ、データが訂正される。

録音時 ＣＰＵｌ０から録音モード及びサンプリング周波数を指
示する制御信号がモード制御回路１２に送られ、内部回
路が録音モードにセットされる。

そして、指定されたサンプリング周波数に従いＡ／Ｄ変
換されたデータか入力データ変換回路３０に入力され、
１６ビツトデータを８ビツトデータに分離し、８ビツト
に変換されたシンボルはインターリーブアドレス制御回
路２２によりＲＡＭ２０の６４ｋにインターリーブされ
て書き込まれる。

更に、書き込まれたシンボルからＥＣＣ回路２８により
Ｃ１符号及びＣ２符号が作成され、再びＲＡＭ２０の所
定領域に格納される。

一方、ＣＰＵｌ０は音声データと共に記録すべきＳＵＢ
コードデータを、ＳＵＢコードレジスタ３２に出力する
。このＳＵＢコードレジスタ３２では格納したＳＵＢコ
ードデータに基づきパリティを含むバックデータを作成
し、作成されたバックデータはバックアドレス制御回路
３４により、磁気ヘッドへの書き込みが終了したＲＡＭ
２０の６４にへのＣＩ、Ｃ２符号を格納する領域に書き
込まれる。そして、書き込まれたバックデータからＥＣ
Ｃ回路２８によりＣ１符号が作成され、再びＲＡＭ２０
に格納される。

そして、このＲＡＭ２０に書き込まれたデータを読み出
し磁気ヘッドＡ、Ｂに出力するには、まず回転ドラムの
回転に同期した書き込みクロックＦＣＨを計数するシン
ボルカウンタ３６、ブロックカウンタ３８、フレームカ
ウンタ４０によりＲＡＭ２０のアドレスか指定される。

そこで、指定されたアドレスに格納されたブタは切替回
路４２を経て変調回路４４に入力され、８−１０変換さ
れて磁気ヘッドＡ、Ｂに供給される。

なお、再生モード、録音モード等のモード変更に伴なう
ＲＡＭ２０への書込み、読出しの切換え、タイミングの
決定は、ＲＡ　Ｍアクセス制御回路５０からのアクセス
制御信号によって行う。

ここで、本発明においては、復調回路１４からデータバ
スＤＡＴＡＢＵＳに至る経路にヌルデータ発生制御回路
６２により制御されるヌルデータ発生回路６０が設けら
れ、ＲＡ　Ｍ　２０のクリアルーチンにおいてモード制
御回路１２からの制御によりヌルデータをデータバスＤ
ＡＴＡＢＵＳに供給する。そして、録音時におけるＲＡ
Ｍ２０からの読出しアドレスを発生するシンボルカウン
タ３６、ブロックカウンタ３８からのアドレスを利用し
て、ＲＡＭ２０のヌルデータを書き込むアドレスを発生
し、ＲＡＭ２０のクリアを実行する。

このために、カウンタ３６，３８．４０の出力値をデコ
ードするアドレスデコーダ６４の出力をＲＡＭクリア時
に変換するアドレス変換回路６６がアドレスバスＡＤＲ
ＢＵＳへ至る経路に設けられている。また、このＲＡＭ
２０のクリアはインタリーブによるデータ書込みと並行
して行う。

そこで、このＲＡＭ２０のクリアのための回路構成及び
動作について以下に説明する。

＜ＲＡＭクリア信号の発生〉 データのサンプリング周波数が速いものから遅いものに
切替わった時や再生から記録に切替わった時には、ＲＡ
Ｍ２０に不要なデータを残留しないようにＲＡＭ２０の
クリアを行う。そこで、このＲＡＭクリアの実行するタ
イミングを規定するための信号（ＲＡＭクリア信号）を
発生する必要がある。

そこで、このＲＡＭクリア信号を発生する回路について
第２，３図に基づいて説明する。

本実施例においては、ＲＡ　Ｍクリア信号は、モード制
御回路１２内において所定の回路を付加することによっ
て行われる。

すなわち、第２図に示すように、モード制御回路１２は
モードデコーダ７０を有しており、このモードデコーダ
７０は、ＣＰＵｌ０から供給される録音、再生、サンプ
リング周波数４８に、４４゜１に、３２に通常モード、
３２にロングモード、・・・　のモートを表す７ビツト
のモードデータをデコードして、対応する各種のモード
信号（ＰＣＭＲＥＣ，・・・　）を出力する。

ところが、本実施例においては、ＣＰＵｌ０から出力さ
れたモードデータをラッチする第１のラッチ回路７２と
、この第１のラッチ回路７２からの出力を受入れこれを
ラッチする第２のラッチ回路７４がモードデコーダ７０
の手前に設けられている。

そして、第１のラッチ回路７２の７つのＤフリップフロ
ップ７２ａ〜７２ｇを有し、これらのＱ出力は、第２の
ラッチ回路７４は７つのＤフリップフロップ７４ａ〜７
４ｇのＤ入力端にそれぞれ接続されている。

また、第１のラッチ回路７２のＤフリップフロップ７２
ａ〜７２ｇにはクロックパルスとしてＣＰ　Ｕ　１．０
からのストローブ信号が入力されており、第２のラッチ
回路７４のＤフリップフロップ７４ａ〜７４ｇにはクロ
ックパルスとして、モードパルスが人力されている。

ここで、ストローブ信号はＣＰＴＪＩＯは録音、再生、
サンプリング周波数等のモードが変更された時に、モー
ドデータの取り込みを指示するものであり、モードパル
スは、磁気ヘッドの回転に伴ない出力される磁気ヘッド
Ａ、Ｂの切換えタイミングを示すものである。

このため、第３図に示すように、モードパルスはヘッド
の回転とともに、所定位置（０’、１８０°に位置）毎
に発生され、第２のラッチ回路７４に入力される。そこ
で、通常時は第１のラッチ回路７２と第２のラッチ回路
７４におけるデータは同一となっており、この出力値が
モードデコーダ７０に供給されている。

そして、ＣＰＵ１０は、第３図に示すようにストローブ
信号をモードパルスの中間に出力する。

このため、ストローブ信号か第１のラッチ回路７２に供
給された後、モードパルスが第２のラッチ回路７４に供
給されるまでの間は、第１のラッチ回路７２には新しい
モードデータがラッチされ、第２のラッチ回路７４には
古いモードデータがラッチされていることになる。そこ
で、このときに第１及び第２のラッチ回路７２．７４の
出力値を比較すれば、モードの変化を検出することがで
きる。

ここで、サンプリング周波数は、モードデータのｒ３Ｊ
、　　ｒ５Ｊ信号として表されている。このため、第１
のラッチ回路７２と第２のラッチ回路７４のｒ３Ｊ、ｒ
５Ｊ信号についての出力を比較することにより、サンプ
リング周波数の変更を検出できる。

そこで、本実施例においては、第１のラッチ回路７２の
Ｄフリップフロップ７２ｄのＱ出力と、第２のラッチ回
路７４のＤフリップフロップ７４ｄの口出力をＥＸオア
ゲート７６ａに入力し、第１のラッチ回路７２のＤフリ
ップフロップ７２ｆの口出力と、第２のラッチ回路、７
４のＤフリップフロップ７４ｆの０出力をＥＸオアゲー
ト７６ｂに入力する。

このため、モードデータの「３」または「５」信号のい
ずれか一方でも新旧のモードデータで相違すれば、ＥＸ
オアゲー）７６ａ、７６ｂのいずれかからｒＨＪが出力
される。そして、これらの出力は反転した後オアゲート
７６ｃに入力されるため、ＥＸオアゲー）７６ａ、７６
ｂの出力が両者ともｒＨＪの場合のみ、オアゲート７６
Ｃの出力がｒＬＪとなり、その他の場合にはｒＨＪとな
る。

そして、ＥＸオアゲート７６ａ、７６ｂのいずれの出力
ともｒＨＪということは、新しいモードデータと古いモ
ードデータにおけるサンプリング周波数についての信号
が同一であることを示し、それ以外の時はサンプリング
周波数が変更されたことを意味する。

従って、モードデータにおけるサンプリング周波数が変
更された時に比較回路７６はｒＨＪを出力することにな
る。

一方、モードデータはそのｒｌＪ　　　ｒ２Ｊのデータ
が録音、再生の別を示しており、「１」。

「２」共にｒＬＪの場合が再生時を示している。

従って、モードデータのｒｌＪ、ｒ２ＪがｒＬＪでない
ものとなったことにより、再生から録音へのモード切換
えが行われたことを検出できる。

そこで、第１のラッチ回路７２のＤフリップフロップ７
２ｂ及びＤフリップフロップ７２ｃの０出力を反転して
オアゲート７８に入力することによって、再生時以外の
モードとなったときにｒＨＪとなる信号をオアゲート７
８に得ることをできる。

このようにして得た比較回路７６及びオアゲート７８か
らの信号は、切換え回路８０に入力される。この切り替
え回路８０は、３人力アンドゲート８０ａ、２人カアン
ドゲート８０ｂ１及びオアゲート８０ｃからなっている
。そして、モードデコーダ７０の録音時を示すモード信
号ＰＣＭＲＥＣ信号が３人力アンドゲート８０ａに反転
して入力され、２人力アンドゲート８０ｂにはそのまま
入力されている。従って、選択回路８０は録音時でない
場合に３人力アンドゲート８０ａを選択し、録音時に２
人力アンドゲート８０ｂを選択して出力することとなる
。

また、モードデータは「０」信号がｒＨＪてあった時に
、録音モードであることを示している。

このため、３人力アンドゲート８０ａには、Ｄフリップ
フロップ７２ａの口出力も入力されている。

そこで、３人力アンドゲート８０ａは、ＰＣＭＲＥＣ信
号がｒＬＪであり、モードデータの「１」、「２」信号
が異なっており、かつ「０」信号がｒＨＪの時にのみｒ
ＨＪを出力することとなる。

そして、これは、モードデコーダ７０の出力が録音では
なく、モードデータは録音であることを意味している。

従って、この３人力アンドゲート８０ａにより再生等地
のモードから録音に変更されたことを検出することがで
きる。

また、ＰＣＭＲＥＣ信号がｒＨＪである録音時には、ア
ンドゲート８０ｂが選択されている。そこで、比較回路
７６の出力がｒＨＪとなるサンプリング周波数の変更時
にアンドゲート８０ｂかｒＨＪを出力する。そして、こ
れら２つのアンドゲート８０ａ、８０ｂの出力はオアゲ
ート８０ｃより出力されるため、２つのアンドゲート８
０ａ。

８０ｂのいずれかがｒＨＪを出力した時、すなわち、他
のモードから録音に移った時またはサンプリング周波数
か変更された時に、選択回路８０はｒＨＪを出力するこ
とになる。

ここで、上述のように第１、第２のラッチ回路７２．７
４の出力が異なるものとなっているのは、ストローブ信
号が第１ラッチ回路７２に入力された後、次のモードパ
ルスが入力されるまでの時間のみである。従って、比較
回路７６からのｒＨＪ出力及び第１のラッチ回路７２の
出力か録音であり、モードデコーダ７０のＰＣＭＲＥＣ
信号かｒＬＪとなる時間は、ストローブ信号がパルスが
入力された後、次のモードパルスが人力されるまでの時
間となる。そこで、選択回路８０からの出力がｒＨＪと
なるのもこの時間に限定される。

次に、この選択回路８０の出力は波形調整部８２に入力
される。この波形調整部８２は直列接続されたＤフリッ
プフロップ８２ａ、８２ｂ及びこれらの出力がそれそ゛
れ入力されるオアゲート８２ｃからなっている。そして
、Ｄフリップフロップ８２ａ、８２ｂにはそのクロック
パルスとしてモードパルスが入力されている。

このため、選択回路８０における出力がｒＨＪとなった
後、モードパルスが出力された時、Ｄフリップフロップ
８２ａはそのＱ出力がｒＨＪとなり、このｒＨＪ出力が
オアゲート８２ｃを介し出力される。

一方、このモードパルスによって選択回路８０の出力は
ｒＬＪとなる。このため、次のモードパルスの入力によ
って、Ｄフリップフロップ８２ａの出力は「Ｌ」となる
が、このときにＤフリップフロップ８２ｂのＱ出力がｒ
ＨＪとなり、これがオアゲート８２ｃに入力されるため
、波形調整回路８２の出力はｒＨＪに保持される。そし
て、その次のモードパルスが入力されるとＤフリップフ
ロップ８２ｂの出力もｒＬＪとなり、そのときに波形調
整回路８２の出力がｒＬＪとなる。

従って、波形調整回路８２の出力はストローブパルスの
次のモードパルスによって立上がり、次の次のモードパ
ルスの入力によって立ち下がる第３図におけるＲＡＭク
リア信号と同一のものとなる。

そして、この波形調整回路８２の出力は、アンドゲート
８４を介しＲＡＭクリア信号として、出力される。なお
、このアンドゲート８４は他の入力端にＰＣＭＲＥＣ信
号が入力されており、録音時にのみＲＡＭクリア信号が
出力されるように制御している。

このようにして、本実施例によれば、ＣＰＵ１０がモー
ド制御回路１２に入力するモードデータを利用して、Ｒ
ＡＭクリア信号を簡単な回路で発生することができる。

＜ＲＡＭクリア用アドレス信号の発生〉次に、本実施例
においては、ＲＡＭ２０のへのヌルデータの書込みによ
るクリアを奇数アドレスのブロックのみについての行う
。そこで、このアドレスＲＡＭクリアのアドレス発生回
路について説明する。

本実施例においては、このアドレス発生について、録音
時におけるにおけるＲＡＭ２０からの読出しアドレスを
決定している第１図におけるシンボルカウンタ３６、ブ
ロックカウンタ３８を利用する。そして、アドレスデコ
ーダ６４によってデコードして得た「ＬＪ、　　ｒＨＪ
の信号をアドレス変換回路６６によって所定の奇数ブロ
ックについてのアドレスに変換する。そこで、このアド
レス発生のための回路について第４図に基づいて説明す
る。

すなわち、シンボルカウンタ３６は磁気ヘッドに供給す
るデータと同期した信号であるクロックパルスＦＣＨを
カウントする。ここで、１シンボルは８ビツトであるが
、磁気ヘッドへ供給するデータは８−１０ビツト変換が
行われているため、クロックパルスＦＣＨを１０カウン
トすることによって１シンボルをカウントできる。また
、３２シンボルが１ブロツクに対応する。

そこで、シンボルカウンタ３６は１０進カウンタと３２
進カウンタから構成され、１ブロツク毎にカウントアツ
プし、パルスを出力すると共にカウント値がリセットさ
れる。

従って、このシンボルカウンタ３６の３２進カウンタの
出力は、第５図に示す１ブロツク内の０〜３１のシンボ
ルアドレスを示すことになる。従って、このシンボルア
ドレスは、ＲＡＭ２０のアドレスの下位５桁Ａ　ｏ　−
Ａ　４に対応する。

そこで、このシンボルカウンタ３６の出力は、アドレス
デコーダ６４に供給されると共に、ブロックカウンタ３
８に供給される。

このブロックカウンタ３８は、１９６進のブロックカン
タ３８ａと１２８進ブロツクカウンタ３８ｂからなって
いる。１９６進のブロックカウンタ３８ａは、１トラッ
ク分のデータのタイミングをカウントする。ここで、Ｒ
ＡＭに書き込まれるデータはＰＣＭデータであり、ＳＵ
Ｂコードデ−夕等を除いた１２８ブロック分である。

そこで、この１９６進カウンタ３８ａ出力よりアドレス
デコーダ６４はＰＣＭデータエリアを認識し、この信号
を１２８進カウンタ３８ｂに供給する。そこで、１２８
進カウンタ３８は、ＲＡ　Ｍ２Ｃにおけるブロックアド
レス（Ａ５〜Ａ１１）を出力することができる。

また、フレームカウンタ３８はブロックカウンタ３８か
らの１トラツク毎の出力値を受け、Ｏ〜３のカウントを
行う。従って、このカウント値により、１２８にの４ト
ラツク分ＲＡＭのどのトラックに対応するＲＡＭかを特
定するブロックアドレス（Ａ　Ｌ２．Ａ　ｒ　ｓ　）を
出力する。

そこで、通常の録音時においては、シンボルカウンタ３
６、ブロックカウンタ３８、フレームカウンタ４０の出
力値をアドレスデコーダ６４によってそのままデコード
することにより、ＲＡＭ２０におけるアドレスを発生す
ることができる。

そこで、このアドレスをアドレスバスＡＤＲＢＵＳにの
せることによりＲＡＭ２０からの読出しアドレス発生す
ることかできる。

一方、ＲＡ　Ｍクリア時におけるアドレス発生の場合に
は、変換回路９０を存するアドレス変換回路６６により
アドレスデコーダ６４を出力を奇数ブロックのみの値に
変換する。

この変換回路９０はＲＡＭ２０のクリア時のみ変換を行
わなければならない。そこで、変換回路９０は上述のＲ
Ａ　Ｍクリア信号かｒＨＪの時のみに変換を行う。すな
わち、変換回路９０はアドレスデコーダ６４の６桁目（
Ａ５−３２）の出力線に接続されたオアゲートを９０ａ
を有し、このオアゲート９０ａの他入力端にＲＡ　Ｍク
リア信号を人力することによって、ＲＡ　Ｍクリア時に
おけるＡ５出力をｒＨＪに固定している。

また、アドレスバスＡＤＲＢＵＳのＡｌ１への経路には
、アドレスデコーダ６４０１３桁目（Ａ１２−４０９６
）とＲＡ　Ｍクリア信号が反転入力されるアンドゲート
９０ｂとアドレスデコーダ６４の６桁目（Ａ５）とＲＡ
　Ｍクリア信号が人力されるアンドゲート９０ｃがオア
ケート９０ｄを介し接続されている。そこで、ＲＡＭク
リア信号かｒＬＪの時は、アドレスデコーダ６４の１３
３桁目信号がそのまま出力されるが、ＲＡＭクリア信号
かｒＨＪのときには、アドレスデコーダ６４の６桁目（
Ａ　　）の信号がＡｌ１として出力される。

また、アドレスバスＡＤＲＢＵＳのＡ１３への経路には
、アドレスデコーダ６４の１４４桁目Ａ１３−８１９２
）とＲＡＭクリア信号が反転入力されるアンドゲート９
０ｅとアドレスデコーダ６４の１３３桁目Ａ１゜）とＲ
ＡＭクリア信号が入力されるアントゲルト９０ｆがオア
ゲート９０ｇを介し接続されている。そこで、ＲＡＭク
リア信号がｒＬＪの時は、アドレスデコーダ６４の１４
４桁目信号がそのまま出力されるが、ＲＡ　Ｍクリア信
号がｒＨＪのときには、アドレスデコーダ６４の１３３
桁目Ａ　　’）の信号がＡ１３として出力される。

２ このように、ＲＡＭクリア信号がｒＨＪであるＲＡＭク
リア時においては、Ａ５は常に「町に固定されているた
め、変換回路９０からの出力値は３２から始まることに
なる。従って、３２の出力により、０ブロツクは省略さ
れ、１ブロツクより、ンンボル毎に番地か指定されるこ
とになる。

このため、第５図に示す１トラツクのｐｃＮｉデータに
対応する左」−領域（Ａヘラト表６ｎ域）の１ブロツク
にＯ〜３〕シンボルのデータか書き込まれることになる
。

そして、１ブロツク分のデータ入力か終了しアドレスデ
コーダ６４の出力が、ｒｏｏｏｏｏｏ。

０１０００００Ｊ　　（３２）となると、６桁目（通常
時Ａ５につながる出力線）がＨになり、この出力はＡ１
２から出力される。このため、出力はｒｏｌｏｏｏｏｏ
ｏｌｏｏｏｏｏｊ　　（４０９６十３２）となる。従っ
て、０〜４０９５までの番地を有する左上の領域（例え
ばへヘッド表領域）から４０９６〜８１９２の番地を有
する右上の領域（例えばＢヘッド表領域）の番地の指定
に移る。

そして、この領域における３２〜６３アドレス、すなわ
ち１ブロツク０〜３１へのアドレスの指定が行われる。

次に、Ｂヘッド表領域の１ブロツクの書込みを終了する
と、アドレスデコーダ６４の出力か６４となり、６桁目
（Ａ５）の出ノＪかｒＬＪとなるたぬ、Ａ１２の出力も
ｒＬＪとなり、４０９６の出力がなくなり、Ａヘッド表
領域の書込みに戻る。このときＡ５への出力は変換回路
９０のオアゲート９０ａによりｒＨＪに固定されている
ため、出力はｒｏｏｏｏｏｏｏｌｌｏｏｏｏｏＪ　（９
６）となり、Ａヘッド表領域の３ブロツク目の書込みに
移る。

このようにして、順次Ａ、Ｂヘッド表領域の奇数ブロッ
クについての書込みを行うことができる。

そして、カウントが進み、表領域の（０〜１２７）×２
のすべての奇数ブロックに対する書込みが終了した時に
は、アドレスデコーダ６４の出力値は４０９５となって
おり、次に出力値が４０９６になったときにはアドレス
デコーダ６４の］３桁目（Ａ１２）の出力線がｒＨＪと
なる。

そこで、Ａ１３（８１９２）の出力がｒＨＪとなる。そ
こで、変換回路９０の出力は左下及び右下の領域（例え
ばＡヘッド表領域、Ｂヘッド表領域）の指定に入る。そ
して、上述の場合と同様に、奇数ブロックのみを順次指
定し、アドレスデコーダ６４の出力値がｒ８１９１Ｊと
なった時に変換回路９０の出力はｒ１６３８３Ｊとなり
、ＲＡＭ２０のすべての奇数ブロックについての指定が
終了する。

このように本実施例の変換回路９０によれば、ＲＡＭ２
０の全奇数ブロックの指定にアドレスデコーダ６４がｒ
８１９２Ｊである全領域指定の半分の時間で行うことが
できる。

そして、このようにして得た変換回路９０の出力値をア
ドレスバスＡＤＲＢＵＳに供給し、その時にデータバス
ＤＡＴＡＢＵＳにヌルデータ（０）を供給すれば、ＲＡ
Ｍ２０の奇数ブロックにヌルデータを書き込むことがで
きる。

このために、本実施例においては、ヌルデータ発生回路
６０を復調回路１４からデータバスＤＡＴＡＢＵＳへの
経路に有している。このヌルデータ発生回路６０は復調
回路１４からの出力値とＲＡＭクリア信号をヌルデータ
発生制御回路６２のインバータ９２にて反転した信号か
入力されるアンドケート９４を有している。従って、Ｒ
Ａ　Ｍクリア信号かｒＨＪの場合には、アンドゲート９
４はその出力かｒＬＪとなり、ヌルデータ発生回路９２
からは「Ｌ」、すなわちヌルデータが出力されることに
なる。

一方、このようなアドレスデコーダ６４の出力をアドレ
スバスＡＤＲＢＵＳに供給するのは、ヌルデータをＲＡ
Ｍ２０に書き込むＲＡＭクリア時のみである。また、復
調回路］４からのデータをＲＡＭ２０に書き込むのは、
再生時である。

そこで、このようなＲＡＭ２０に対する書込みを行うた
めに、アドレス変換回路６６はケート回路９６を有し、
ヌルデータ発生回路６０はゲート回路９８を有している
。

そして、ゲート回路９６には、アクセス制御回路５０か
らの録音時におけるデータ書込み時にのみｒＨＪとなる
アクセス制御信号ＲＦＣがインバタ１．００を介し反転
入力され、このゲート回路９６かヌルデータ書込み時に
開かれるように制御している。従って、ＲＡＭクリア時
のアドレスをアドレスバスＡＤＲＢＵＳに設定すること
かてきる。

一方、ゲート回路９８には、ＲＡＭアクセス制御回路５
０のからのアクセス制御信号ＲＥＣ及びＲＡＭクリア信
号が入力されるヌルデータ発生制御回路６２のアンドゲ
ート１０２と、このアントゲート１０２の出力及び再生
時にｒＨＪとなるアクセス制御信号ＦＬＹ及びＲＡＭク
リア信号か入力されるノアゲート１．０４からの出力信
号か供給される。

そこで、アンドゲート１０２の出力がｒＨＪまたは、Ｒ
ＡＭクリア信号ｒＨＪの時に、このノアゲート］０４の
出力がｒＨＪとなり、ゲート回路９８が開かれることに
なる。

そこで、ゲート回路９８は、ＲＡＭクリア時にアンドゲ
ート９４からのヌルデータをデータバスＤＡＴＡＢＵＳ
に供給し、再生時に復調回路１４からのデータをデータ
バスＤＡＴＡＢＵＳに供給する。

このようにして第３図に示すタイミングによるＲＡＭ２
０の奇数ブロックのクリアを行うことかできる。なお、
ＲＡＭ２０のクリアはＳＵＢコード等のデータを省いた
ＰＣＭデータの書込み時間にのみ行われるため、ヘッド
の書込み時間に比べ短くなっている。

一方、ＲＡＭ２０のクリアを行っている時に間にも、入
力データ変換回路６０から信号が供給されてくる。そこ
で、本実施例においては、この信号のＲＡＭ２０への記
録をＲＡＭ２０のクリアと並行して実施する。

すなわち、入力データ変換回路から送られてくるデータ
は、インターリーブアドレス制御回路２２によって発生
されるアドレスに順次書き込まれるが、このインターリ
ーブフォーマットによるデータの書込みは偶数ブロック
について先に行われ、その後奇数ブロックについて行わ
れる。

ここで、このＲＡＭ２０に対する書込みは、ＲＡＭクリ
ア信号がｒＨＪで、アクセス制御信号ＲＥＣがｒＨＪの
時にのみ行われる。そして、アクセス制御回路５０はア
クセス制御信号ＲＥＣにより、インターリーブフォーマ
ットによるデータの書込みとヌルデータの書込みは重な
らないように制御する。すなわち、アクセス制御回路５
０はＲＡＭに実際にデータ書込みが行われる非常に短い
時間だけゲートを開（。このため、両者からのブタがＲ
Ａ　Ｍ　２０にそれぞれ書き込まれ、奇数ブロックのク
リアと偶数ブロックへのデータの書込みが並行して行わ
れる。

そこで、第６図に示すように、入力データ変換回路３０
からデータが送られてくると、このデータを偶数ブロッ
クに書き込みながら、奇数ブロックについてのクリア（
ヌルデータの書込み）を行い、これがこの奇数ブロック
についてのクリアか終了した後、データのＲＡＭ２０の
真領域への書込みが行われる。このため、入力データ変
換回路３０ら送られてくるデータを捨てることなく、録
音を行うことができる。

また、磁気テープへの記録の開始は、次の２トラック分
のデータか入力されるときに行われるため、磁気テープ
に記録が開始されるまでの時間を従来の１／２に短縮す
ることができる。

〔発明の効果］ 以上説明したように、本発明に係るデジタルオーディオ
チーブレコーダによれば、奇数ブロックにのみヌルデー
タを書き込むことにより、ＲＡ　Ｍのクリアを実施する
ため、ＲＡＭクリアのだめの時間を短縮することができ
ると共に、音声データの記録開始までの時間を短縮する
ことができる。

【図面の簡単な説明】

第１図は本発明の実施例の構成を示すブロック図、 第２図はＲＡＭクリア信号発生のための回路を示すブロ
ック図、 第３図はＲＡＭクリア信号の発生タイミングを説明する
ためのタイミングチャート、 第４図はＲＡＭクリア時のアドレス発生のための回路を
示すブロック図、 第５図はＲＡＭクリア時のアドレスを順を示す説明図、 第６図は磁気テープ上のデータフォーマントを示す説明
図、 第７図は従来のＲＡん１クリアの動作を説明するだめの
タイミングチャートである。 ６０　・・　ヌルデータ発生回路 ６２　・・・　ヌルデータ発生制御回路６４　・・・　
アドレスデコーダ ６６　・・　アドレス変換回路 ９０　・・　変換回路 ９６．９８　　・・・　ゲート回路

Claims (1)

1. 【特許請求の範囲】 アナログ音声信号を複数のサンプリング周波数によりデ
   ジタル音声データに変換する変換手段と、この変換手段
   から出力されるデジタル音声データを所定単位毎のブロ
   ックとしてＲＡＭの偶数ブロックアドレスの領域へ書込
   み、この偶数ブロックアドレスの領域への書込み終了後
   にＲＡＭの奇数ブロックアドレスの領域に書き込む手段
   と、このＲＡＭに記憶されているデータを読出し、これ
   を磁気テープに書き込む手段と、 上記ＲＡＭの奇数ブロックアドレスの領域にのみヌルデ
   ータを書き込む手段と、 を有し、 データの記録の際のＲＡＭクリアをＲＡＭの奇数ブロッ
   クアドレスの領域にのみヌルデータを書き込むことによ
   り行うことを特徴とするデジタルオーディオテープレコ
   ーダ。