JPH03274759A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH03274759A JPH03274759A JP2075114A JP7511490A JPH03274759A JP H03274759 A JPH03274759 A JP H03274759A JP 2075114 A JP2075114 A JP 2075114A JP 7511490 A JP7511490 A JP 7511490A JP H03274759 A JPH03274759 A JP H03274759A
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- JP
- Japan
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- microcomputer
- semiconductor integrated
- integrated circuit
- input
- circuit
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 230000008878 coupling Effects 0.000 claims description 3
- 238000010168 coupling process Methods 0.000 claims description 3
- 238000005859 coupling reaction Methods 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 238000012360 testing method Methods 0.000 description 14
- 238000000034 method Methods 0.000 description 4
- 238000003491 array Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
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- 238000007689 inspection Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明はマイクロコンピュータおよび論理回路ブロッ
クを内蔵した半導体集積回路に関するものであり、特に
検査用のテストプロクラムを容易に作成することのてき
る半導体集積回路に関するものである。
クを内蔵した半導体集積回路に関するものであり、特に
検査用のテストプロクラムを容易に作成することのてき
る半導体集積回路に関するものである。
従来、マイクロコンピュータおよびゲートアレイのよう
な論理回路フロックはそれぞれ独立した半導体集積回路
として電子機器等に使用されていたか、近年、電子機器
のコストパフォーマンス向上のためにマイクロコンピュ
ータとケートアレイ等の論理回路ブロックとを一体化し
た半導体集積回路の要求か高まってきた。
な論理回路フロックはそれぞれ独立した半導体集積回路
として電子機器等に使用されていたか、近年、電子機器
のコストパフォーマンス向上のためにマイクロコンピュ
ータとケートアレイ等の論理回路ブロックとを一体化し
た半導体集積回路の要求か高まってきた。
ｗＳ２図はこのような要求を満たす従来の半導体集積回
路の一例を示す。同図て、半導体集積回路（１０）には
マイクロコンピュータ（１）と、該マイクロコンピュー
タ（１）に結合された論理回路ブロックとしてゲートア
レイ（２）か配置されている。また、入出力端子（３１
）、（３２）が設けられており、−方の入出力端子（３
１）にはマイクロコンピュータ（１）か結合され、他方
の入出力端子（３２）にはゲートアレイ（２）か結合さ
れている。周知のようにマイクロコンピュータ（１）と
入出力端子（３１）との間１ゲートアレイ（２）と入出
力端子（３２）との間、さらにマイクロコンピュータ（
１）とゲートアレイ（２）との間で信号の造成が行なわ
れる。
路の一例を示す。同図て、半導体集積回路（１０）には
マイクロコンピュータ（１）と、該マイクロコンピュー
タ（１）に結合された論理回路ブロックとしてゲートア
レイ（２）か配置されている。また、入出力端子（３１
）、（３２）が設けられており、−方の入出力端子（３
１）にはマイクロコンピュータ（１）か結合され、他方
の入出力端子（３２）にはゲートアレイ（２）か結合さ
れている。周知のようにマイクロコンピュータ（１）と
入出力端子（３１）との間１ゲートアレイ（２）と入出
力端子（３２）との間、さらにマイクロコンピュータ（
１）とゲートアレイ（２）との間で信号の造成が行なわ
れる。
従来の半導体集積回路は上記のように構成されていたの
で、工場出荷時の検査を行なうためには、外部からテス
トブロクラム用のプログラム命令をマイクロコンピュー
タに入力して、該マイクロコンピュータがゲートアレイ
を動作させるという手法をとらねばならず、このため、
ゲートアレイの論理構成が変わる毎に膨大な時間を費や
して専用のテストプログラムを作成しなければならない
という問題かあった。
で、工場出荷時の検査を行なうためには、外部からテス
トブロクラム用のプログラム命令をマイクロコンピュー
タに入力して、該マイクロコンピュータがゲートアレイ
を動作させるという手法をとらねばならず、このため、
ゲートアレイの論理構成が変わる毎に膨大な時間を費や
して専用のテストプログラムを作成しなければならない
という問題かあった。
この発明は上記のような問題点を解決するためになされ
たものて、マイクロコンピュータ単品のテストプログラ
ムとゲートアレイ単品のテストブロクラムとを組合せる
ことにより容易にテストフロクラムを作成することので
きる半導体集積回路を得ることを目的としたものである
。
たものて、マイクロコンピュータ単品のテストプログラ
ムとゲートアレイ単品のテストブロクラムとを組合せる
ことにより容易にテストフロクラムを作成することので
きる半導体集積回路を得ることを目的としたものである
。
この発明による半導体集積回路は、少なくともマイクロ
コンピュータと、該マイクロコンピュータに結合されて
いて用途に応じて構成変更可能な論理回路フロックとを
内蔵している。そして、上記半導体集積回路の入出力端
子と上記マイクロコンピュータおよび論理回路フロック
との間には上記マイクロコンピュータおよび論理回路ブ
ロックを選択的に上記入出力端子に結合するための少な
くとも１個の選択回路か設けられている。
コンピュータと、該マイクロコンピュータに結合されて
いて用途に応じて構成変更可能な論理回路フロックとを
内蔵している。そして、上記半導体集積回路の入出力端
子と上記マイクロコンピュータおよび論理回路フロック
との間には上記マイクロコンピュータおよび論理回路ブ
ロックを選択的に上記入出力端子に結合するための少な
くとも１個の選択回路か設けられている。
この発明の半導体集積回路ては、選択回路に供給される
信号により、マイクロコンピュータ、論理回路ブロック
にそれぞれ選択的に信号を供給することにより、マイク
ロコンピュータ単品のテストブロクラムでマイクロコン
ピュータのテストを行ない、また、論理回路ブロック単
品のテストブロクラムと同し手法て論理回路フロックの
テストを行なう。
信号により、マイクロコンピュータ、論理回路ブロック
にそれぞれ選択的に信号を供給することにより、マイク
ロコンピュータ単品のテストブロクラムでマイクロコン
ピュータのテストを行ない、また、論理回路ブロック単
品のテストブロクラムと同し手法て論理回路フロックの
テストを行なう。
以下、第１図を参照して、この発明による半導体集積回
路を説明する。同図において、（２０）はこの発明によ
る半導体集積回路て、該半導体集積回路（２０）にはマ
イクロコンピュータ（１）、該マイクロコンピュータ（
１）に結合された論理回路ブロックとしてゲートアレイ
（２）か配置されている。また、入出力端子（３１）、
（３２）か設けられて−おり、これらの各入出力端子と
マイクロコンピュータ（１）およびゲートアレイ（２）
との間て選択回路（４１）（４２）を経て選択的に信号
の入出力か行なわれる。
路を説明する。同図において、（２０）はこの発明によ
る半導体集積回路て、該半導体集積回路（２０）にはマ
イクロコンピュータ（１）、該マイクロコンピュータ（
１）に結合された論理回路ブロックとしてゲートアレイ
（２）か配置されている。また、入出力端子（３１）、
（３２）か設けられて−おり、これらの各入出力端子と
マイクロコンピュータ（１）およびゲートアレイ（２）
との間て選択回路（４１）（４２）を経て選択的に信号
の入出力か行なわれる。
半導体集積回路（２０）には選択信号か供給される選択
端子（５１）、（５２）か設けられており、該選択端子
（５１）、（５２）に供給された選択信号は上記選択回
路（４１）、（４２）に供給されて、これらの選択回路
（４１）、（４２）の切換動作を制御する。各入出力端
子とマイクロコンピュータ（１）およびゲートアレイ（
２）との間の他に周知のようにマイクロコンピュータ（
１）とゲートアレイ（２）との間ても信号の造成か行な
われる。
端子（５１）、（５２）か設けられており、該選択端子
（５１）、（５２）に供給された選択信号は上記選択回
路（４１）、（４２）に供給されて、これらの選択回路
（４１）、（４２）の切換動作を制御する。各入出力端
子とマイクロコンピュータ（１）およびゲートアレイ（
２）との間の他に周知のようにマイクロコンピュータ（
１）とゲートアレイ（２）との間ても信号の造成か行な
われる。
上記のような構成の半導体集積回路（２０）において、
選択端子（５１）、（５２）を経て選択回路（４］）（
４２）に供給される選択信号を第１の状態に設定するこ
とにより、従来の半導体集積回路と同様に入出力端子（
３１）からマイクロコンピュータ（１）の信号を入出力
させ、入出力端子（３２）からゲートアレイ（２）の信
号を入出力させることかできる。
選択端子（５１）、（５２）を経て選択回路（４］）（
４２）に供給される選択信号を第１の状態に設定するこ
とにより、従来の半導体集積回路と同様に入出力端子（
３１）からマイクロコンピュータ（１）の信号を入出力
させ、入出力端子（３２）からゲートアレイ（２）の信
号を入出力させることかできる。
一方、工場出荷時に半導体集積回路（２０）をテストす
る場合は、選択端子（５１）、（５２）を経て選択回路
（４１）、（４２）に供給される選択信号を第２の状態
に設定することにより、入出力端子（３１）から例えば
マイクロコンビコータ（１）の信号を入出力させ、入出
力端子（３２）から例えばマイクロコンビエータ（１）
とゲートアレイ（２）との間て造成される信号を入出力
させることかできるのて、マイクロコンピュータ単品の
テストブロクラムを用いて上記マイクロコンピュータの
テストを行なうことかてきる。
る場合は、選択端子（５１）、（５２）を経て選択回路
（４１）、（４２）に供給される選択信号を第２の状態
に設定することにより、入出力端子（３１）から例えば
マイクロコンビコータ（１）の信号を入出力させ、入出
力端子（３２）から例えばマイクロコンビエータ（１）
とゲートアレイ（２）との間て造成される信号を入出力
させることかできるのて、マイクロコンピュータ単品の
テストブロクラムを用いて上記マイクロコンピュータの
テストを行なうことかてきる。
同様に、選択端子（５１）、（５２）を経て選択回路（
４１）、（４２）に供給される選択信号を第３の状態に
設定することにより、入出力端子（３１）から例えばマ
イクロコンピュータ（１）とゲートアレイ（２）との間
で造成される信号を入出力させ、入出力端子（３２）か
らゲートアレイ（２）の信号を入出力させることかてき
るのて、ゲートアレイ単品のテストブロクラムと全く同
様の手法で計算機を用いて容易にテストプログラムを作
成することかてきる。
４１）、（４２）に供給される選択信号を第３の状態に
設定することにより、入出力端子（３１）から例えばマ
イクロコンピュータ（１）とゲートアレイ（２）との間
で造成される信号を入出力させ、入出力端子（３２）か
らゲートアレイ（２）の信号を入出力させることかてき
るのて、ゲートアレイ単品のテストブロクラムと全く同
様の手法で計算機を用いて容易にテストプログラムを作
成することかてきる。
上記の実施例ては、論理回路ブロックとしてゲートアレ
イを内蔵した例を示したか、構成される基本素子を目的
に合わせて変更して構成される所謂スタンタートセル、
例えばＡＮＤ回路とＯＲ回路との組合せて構成されるｐ
１．、 ｌ） （ｐｒｏｇｒａｍａｂｌｅＬｏｇｉｃ
Ｄｅｖｉｃｅ）をはしめ、任意の論理回路ブロックを
使用することかてきる。
イを内蔵した例を示したか、構成される基本素子を目的
に合わせて変更して構成される所謂スタンタートセル、
例えばＡＮＤ回路とＯＲ回路との組合せて構成されるｐ
１．、 ｌ） （ｐｒｏｇｒａｍａｂｌｅＬｏｇｉｃ
Ｄｅｖｉｃｅ）をはしめ、任意の論理回路ブロックを
使用することかてきる。
また、上記の実施例ては、選択端子（５１）、（５２）
から供給される選択信号により選択回路（４１）、（４
２）を切換えるでいるが、テスト開始時のリセット信号
によりマイクロクンピユータ用のテストフロクラムに従
ってマイクロコンピュータ（１）のテストを行ない２マ
イクロコンピユータ（１）のテスト終了後、引続き該マ
イクロコンピュータからの信号により選択回路（４１）
、（４２）を切換えてゲートアレイのテストを行なうよ
うにしてもよい。この方法を採用すると、選択端子（５
１）、（５２）が不要になるから、半導体集積回路の端
子の数を減らすことかてきる。
から供給される選択信号により選択回路（４１）、（４
２）を切換えるでいるが、テスト開始時のリセット信号
によりマイクロクンピユータ用のテストフロクラムに従
ってマイクロコンピュータ（１）のテストを行ない２マ
イクロコンピユータ（１）のテスト終了後、引続き該マ
イクロコンピュータからの信号により選択回路（４１）
、（４２）を切換えてゲートアレイのテストを行なうよ
うにしてもよい。この方法を採用すると、選択端子（５
１）、（５２）が不要になるから、半導体集積回路の端
子の数を減らすことかてきる。
（発明の効果）
以上のように、この発明によれば、半導体集積回路の入
出力端子と、該半導体集積回路中に内蔵されるマイクロ
コンピュータおよび論理回路ブロックとの間に少なくと
も１個の選択回路を設けることにより、上記入出力端子
に入出力する信号をマイクロコンピュータからの信号、
論理回路ブロックからの信号、あるいはマイクロコンピ
ュータと論理回路ブロックとの間て造成される信号から
選択することができるから、マイクロコンピュータ単品
のテストフロクラムと論理回路ブロック単品のテストブ
ロクラムとを組合せることにより容易に半導体集積回路
全体のテストブロクラムを作成することかてきるという
効果かある。また、選択回路（４１）、（４２）を、マ
イクロコンピュータ（１）の信号を入出力端子（３１）
、（３２）から入出力するよ、うに設定することにより
、この半導体集積回路を電子機器等に応用する場合の応
用プロクラムのデハック装置の製作に、この半導体集積
回路自身を使うことかてきるという効果もある。
出力端子と、該半導体集積回路中に内蔵されるマイクロ
コンピュータおよび論理回路ブロックとの間に少なくと
も１個の選択回路を設けることにより、上記入出力端子
に入出力する信号をマイクロコンピュータからの信号、
論理回路ブロックからの信号、あるいはマイクロコンピ
ュータと論理回路ブロックとの間て造成される信号から
選択することができるから、マイクロコンピュータ単品
のテストフロクラムと論理回路ブロック単品のテストブ
ロクラムとを組合せることにより容易に半導体集積回路
全体のテストブロクラムを作成することかてきるという
効果かある。また、選択回路（４１）、（４２）を、マ
イクロコンピュータ（１）の信号を入出力端子（３１）
、（３２）から入出力するよ、うに設定することにより
、この半導体集積回路を電子機器等に応用する場合の応
用プロクラムのデハック装置の製作に、この半導体集積
回路自身を使うことかてきるという効果もある。
第１図はこの発明による半導体集積回路の一実施例を示
すブロック図、第２図は従来の半導体集積回路の例を示
すブロック図である。 （１）・・・・マイクロコンピュータ、（２）・・・論
理回路ブロック、（２０）・・・・半導体集積回路、（
３１）、（３２）・・・・入出力端子、（４１）、 （
４２）・・・・選択回路、（５１）、（５２）・・・選
択端子。 第 １ の １ 第 ２ 図 １
すブロック図、第２図は従来の半導体集積回路の例を示
すブロック図である。 （１）・・・・マイクロコンピュータ、（２）・・・論
理回路ブロック、（２０）・・・・半導体集積回路、（
３１）、（３２）・・・・入出力端子、（４１）、 （
４２）・・・・選択回路、（５１）、（５２）・・・選
択端子。 第 １ の １ 第 ２ 図 １
Claims (2)
- （１）少なくともマイクロコンピュータと、該マイクロ
コンピュータに結合されていて用途に応じて構成変更可
能な論理回路ブロックとを内蔵した半導体集積回路にお
いて、該半導体集積回路の入出力端子と上記マイクロコ
ンピュータおよび論理回路ブロックとの間に、上記マイ
クロコンピュータおよび論理回路ブロックを選択的に上
記入出力端子に結合するための少なくとも１個の選択回
路を設けたことを特徴とする半導体集積回路。 - （２）選択回路に接続され、上記マイクロコンピュータ
および論理回路ブロックの一方を上記入出力端子に選択
的に結合するための選択信号が外部から供給される選択
信号入力端子を設けたことを特徴とする特許請求の範囲
第１項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2075114A JPH03274759A (ja) | 1990-03-23 | 1990-03-23 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2075114A JPH03274759A (ja) | 1990-03-23 | 1990-03-23 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03274759A true JPH03274759A (ja) | 1991-12-05 |
Family
ID=13566833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2075114A Pending JPH03274759A (ja) | 1990-03-23 | 1990-03-23 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03274759A (ja) |
-
1990
- 1990-03-23 JP JP2075114A patent/JPH03274759A/ja active Pending
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