JPH03271908A - リセット方式 - Google Patents
リセット方式Info
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- JPH03271908A JPH03271908A JP2069829A JP6982990A JPH03271908A JP H03271908 A JPH03271908 A JP H03271908A JP 2069829 A JP2069829 A JP 2069829A JP 6982990 A JP6982990 A JP 6982990A JP H03271908 A JPH03271908 A JP H03271908A
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- 238000000034 method Methods 0.000 claims description 36
- 230000000903 blocking effect Effects 0.000 claims description 25
- 230000002265 prevention Effects 0.000 claims description 14
- 238000004891 communication Methods 0.000 claims description 3
- 230000006870 function Effects 0.000 description 30
- 230000002093 peripheral effect Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
U産業上の利用分野コ
本発明は、入出力バスに送出されたリセット信号で、前
記入出力バスに接続されている装置を初期状態にセット
し直すリセット方式に関するものである。
記入出力バスに接続されている装置を初期状態にセット
し直すリセット方式に関するものである。
[従来の技術]
小型コンピュータ用の入出力バスとして規格化されたイ
ンタフェースとして、ANS I規格で規格化された5
C3I(スモール・コンピュータ・システム・インタフ
ェースの略)があり、この5C8Iを入出力バスとして
使用した小型コンピュータシステムのシステム形態とし
ては、次の2つの形態が知られている。
ンタフェースとして、ANS I規格で規格化された5
C3I(スモール・コンピュータ・システム・インタフ
ェースの略)があり、この5C8Iを入出力バスとして
使用した小型コンピュータシステムのシステム形態とし
ては、次の2つの形態が知られている。
第1は、第2図に示すように、ホストコンピュータ1と
、1台あるいは複数台(図は2台の場合を示す)の周辺
装置2,3とが5C8I4で接続されている形態である
。
、1台あるいは複数台(図は2台の場合を示す)の周辺
装置2,3とが5C8I4で接続されている形態である
。
第2は、第3図に示すように、複数台のホストコンピュ
ータ5.6(図は2台の場合を示す)と、1台あるいは
複数台(図は2台の場合を示す)の周辺装置7,8とが
5C8I4で接続されている形態である。
ータ5.6(図は2台の場合を示す)と、1台あるいは
複数台(図は2台の場合を示す)の周辺装置7,8とが
5C8I4で接続されている形態である。
従来、前記第1の形態の場合には、ホストコンピュータ
1が周辺装置2,3を初期状態(立ち上げ直後の状態を
言う)にリセットする場合、入出力バスであるSC3I
4上にリセット信号を送出し、そのリセット信号で周
辺装置2,3を強制的に(即ち、その動作状態に拘わら
ず、直ちに)初期状態にしていた。
1が周辺装置2,3を初期状態(立ち上げ直後の状態を
言う)にリセットする場合、入出力バスであるSC3I
4上にリセット信号を送出し、そのリセット信号で周
辺装置2,3を強制的に(即ち、その動作状態に拘わら
ず、直ちに)初期状態にしていた。
また、第2の形態の場合には、ホストコンピュータ5が
、ホストコンピュータ6と周辺装置7゜8とを初期状態
にするために、入出力バスである5C5IJ上にリセッ
ト信号を送出すると、ホストコンビニ−タロは、まず、
そのリセット信号を受けた時点での各部位の動作状態と
実行中のコマンドをどこまで実行したか等を記憶し、そ
の後にSC3Iとの連絡を断つようにしており、いわば
、能動的に初期状態にする。しかし、周辺装置7゜8は
、第1の形態の場合と同様に、強制的に初期状態として
いる。
、ホストコンピュータ6と周辺装置7゜8とを初期状態
にするために、入出力バスである5C5IJ上にリセッ
ト信号を送出すると、ホストコンビニ−タロは、まず、
そのリセット信号を受けた時点での各部位の動作状態と
実行中のコマンドをどこまで実行したか等を記憶し、そ
の後にSC3Iとの連絡を断つようにしており、いわば
、能動的に初期状態にする。しかし、周辺装置7゜8は
、第1の形態の場合と同様に、強制的に初期状態として
いる。
即ち、従来では、入出力バスに送出されたリセット信号
で前記入出力バスに接続されている装置を初期状態にセ
ットし直すリセット方式として、強制的に初期状態とす
るものと、能動的に初期状態にするものとがあった。こ
れらの従来のリセット方式を、装置構成を具体的に示し
て説明すると、次の如くである。
で前記入出力バスに接続されている装置を初期状態にセ
ットし直すリセット方式として、強制的に初期状態とす
るものと、能動的に初期状態にするものとがあった。こ
れらの従来のリセット方式を、装置構成を具体的に示し
て説明すると、次の如くである。
強制的に初期状態にするリセット方式の場合(即ち、前
記周辺装置2.3.7.8などの場合)では、第4図に
示すように、CPUl0がメモリ11に格納されている
プログラムを実行し、FDDコントローラ12を介して
FDD 13にアクセスを行ったり、機構部インターフ
ェース14を介して機構部15を動作させたり、バスコ
ントローラ16を介して5C3I4に接続されている他
の装置との間でデータのやりとりを行っている最中に、
ホストコンピュータが5C3I4に送出したリセット信
号19をリセットレシーバ17が受けとると、直ちに、
このリセットレシーバ17が装置内部に対してリセット
信号を出力し、各部位の動作状態に拘わらず、実行中の
動作を直ちに停止させて初期状態にする。
記周辺装置2.3.7.8などの場合)では、第4図に
示すように、CPUl0がメモリ11に格納されている
プログラムを実行し、FDDコントローラ12を介して
FDD 13にアクセスを行ったり、機構部インターフ
ェース14を介して機構部15を動作させたり、バスコ
ントローラ16を介して5C3I4に接続されている他
の装置との間でデータのやりとりを行っている最中に、
ホストコンピュータが5C3I4に送出したリセット信
号19をリセットレシーバ17が受けとると、直ちに、
このリセットレシーバ17が装置内部に対してリセット
信号を出力し、各部位の動作状態に拘わらず、実行中の
動作を直ちに停止させて初期状態にする。
また、能動的に初期状態にするリセット方式の場合(即
ち、ホストコンピュータ5,6などの場合)では、第5
図に示すように、CPU20がメモリ21に格納されて
いるプログラムを実行し、FDDコントローラ22を介
してFDD23にアクセスを行ったり、機構部インター
フェース24を介して機構部25を動作させたり、バス
コントローラ26を介してSC8I 4に接続されてい
る他の装置との間でデータのやりとりを行っている最中
に、他方のホストコンピュータがSC8I 4に送出し
たリセット信号30をリセットレシーバ28が受けとる
と、まず、割り込み発生回路27が作動させられ、この
割り込み発生回路27がCPU20に割り込み信号を送
出する。すると、CPU20は、処理中のデータの保護
を行い、かつ、動作中のFDD13や、機構部15を停
止させ、その後、5C8I4とバスコントローラ26と
の連絡を断って、初期状態にする。
ち、ホストコンピュータ5,6などの場合)では、第5
図に示すように、CPU20がメモリ21に格納されて
いるプログラムを実行し、FDDコントローラ22を介
してFDD23にアクセスを行ったり、機構部インター
フェース24を介して機構部25を動作させたり、バス
コントローラ26を介してSC8I 4に接続されてい
る他の装置との間でデータのやりとりを行っている最中
に、他方のホストコンピュータがSC8I 4に送出し
たリセット信号30をリセットレシーバ28が受けとる
と、まず、割り込み発生回路27が作動させられ、この
割り込み発生回路27がCPU20に割り込み信号を送
出する。すると、CPU20は、処理中のデータの保護
を行い、かつ、動作中のFDD13や、機構部15を停
止させ、その後、5C8I4とバスコントローラ26と
の連絡を断って、初期状態にする。
[発明が解決しようとする課題]
しかしながら、従来のリセット方式では、いずれも、次
のような点で問題があった。
のような点で問題があった。
例えば、第4図に示した強制的にリセットする方式では
、装置が機構部15として、OCRやプリンタやイメー
ジスキャナ等を備えたもので、これらの機構部15が動
作中に入出力バス(即ち、SCS I 4)からのリセ
ット信号を受けとった場合、直ちに強制的に初期状態に
されるため、機構部が損傷したり、処理中のデータが失
われるという不都合が発生する虞れがあった。
、装置が機構部15として、OCRやプリンタやイメー
ジスキャナ等を備えたもので、これらの機構部15が動
作中に入出力バス(即ち、SCS I 4)からのリセ
ット信号を受けとった場合、直ちに強制的に初期状態に
されるため、機構部が損傷したり、処理中のデータが失
われるという不都合が発生する虞れがあった。
また、第5図に示した能動的にリセットする方式では、
リセット信号を受ける装置のCPU20が何らかの原因
でプログラム暴走等の動作不能状態に落ち入った場合に
は、入出力バス(即ち、SC3I 4)からのリセット
信号に応答する処理を実行できず、従って、初期状態に
することができなくなる。
リセット信号を受ける装置のCPU20が何らかの原因
でプログラム暴走等の動作不能状態に落ち入った場合に
は、入出力バス(即ち、SC3I 4)からのリセット
信号に応答する処理を実行できず、従って、初期状態に
することができなくなる。
本発明は、前記事情に鑑みてなされたもので、入出力バ
スに送出されたリセット信号で、前記入出力バスに接続
されている装置を初期状態にセットし直すリセット方式
であって、リセットすべき装置のCPUの動作状態に拘
わらず確実にその装置を初期状態にリセットすることが
でき、しかも、リセットによる機構部の損傷やデータの
消失を大幅に低減させることのできるリセット方式を提
供することを目的とする。
スに送出されたリセット信号で、前記入出力バスに接続
されている装置を初期状態にセットし直すリセット方式
であって、リセットすべき装置のCPUの動作状態に拘
わらず確実にその装置を初期状態にリセットすることが
でき、しかも、リセットによる機構部の損傷やデータの
消失を大幅に低減させることのできるリセット方式を提
供することを目的とする。
[課題を解決するための手段]
本発明に係るリセット方式は、入出力バスに送出された
リセット信号で、前記入出力バスに接続されている装置
を初期状態にセットし直すリセット方式であって、前記
入出力バスに接続される装置には、リセット回路と、割
り込み発生回路と、リセット阻止回路とを装備し、さら
に該装置のCPUには、リセット信号阻止機能と、リセ
ット処理機能とを装備する。
リセット信号で、前記入出力バスに接続されている装置
を初期状態にセットし直すリセット方式であって、前記
入出力バスに接続される装置には、リセット回路と、割
り込み発生回路と、リセット阻止回路とを装備し、さら
に該装置のCPUには、リセット信号阻止機能と、リセ
ット処理機能とを装備する。
ここに、リセット回路は、入出力バス上のリセット信号
を検出してその一定時間後に該装置内のリセット対象と
なる各部位にリセット信号を送出して各部位をその動作
状態に拘わらずに直ちにリセットするものである。
を検出してその一定時間後に該装置内のリセット対象と
なる各部位にリセット信号を送出して各部位をその動作
状態に拘わらずに直ちにリセットするものである。
また、割り込み発生回路は、入出力バス上のリセット信
号を検出して該装置内のCPUに割り込み信号を送出す
るものである。
号を検出して該装置内のCPUに割り込み信号を送出す
るものである。
また、リセット阻止回路は、前記リセット回路に所定の
信号を出力することによってリセット回路のリセット信
号の送出を阻止するものである。
信号を出力することによってリセット回路のリセット信
号の送出を阻止するものである。
一方、前記リセット信号阻止機能とリセット処理機能と
は、前記割り込み発生回路からの割り込み信号をCPU
が受けると作動する機能で、リセット信号阻止機能は、
前記リセット阻止回路を作動させてリセット回路からリ
セット信号が送出されることを止める。また、リセット
処理機能は、リセット対象となる各部位に所定のコマン
ドを出力して処理中のデータやどこまで処理を実行した
かを記憶させるとともに、リセット対象となる各機構部
の動作を終結させた後に入出力バスとの連絡を断つ。
は、前記割り込み発生回路からの割り込み信号をCPU
が受けると作動する機能で、リセット信号阻止機能は、
前記リセット阻止回路を作動させてリセット回路からリ
セット信号が送出されることを止める。また、リセット
処理機能は、リセット対象となる各部位に所定のコマン
ドを出力して処理中のデータやどこまで処理を実行した
かを記憶させるとともに、リセット対象となる各機構部
の動作を終結させた後に入出力バスとの連絡を断つ。
本発明のリセット方式は、以上の装置構成によって、装
置内のCPUのコマンドで初期状態にリセットし得るよ
うにしたことを特徴とする。
置内のCPUのコマンドで初期状態にリセットし得るよ
うにしたことを特徴とする。
[作用コ
本発明に係るリセット方式では、入出力バス上ニ送出さ
れたリセット信号は、リセット対象の装置に装備された
割り込み発生回路と、リセ・78回路とで検出される。
れたリセット信号は、リセット対象の装置に装備された
割り込み発生回路と、リセ・78回路とで検出される。
そして、割り込み発生回路は、直ちにCPUに対して割
り込み信号を送出し、リセット回路は、一定時間後にリ
セット信号を発信するべく、計時を開始する。
り込み信号を送出し、リセット回路は、一定時間後にリ
セット信号を発信するべく、計時を開始する。
この場合に、前記CPUか正常な稼働状態にあれば、前
記割り込み信号を受けつけると、リセット信号阻止機能
とリセット処理機能とが作動して、リセット信号阻止機
能においては、直ちにリセット阻止回路を作動さゼて前
記リセット回路からのリセット信号の送出を阻止する。
記割り込み信号を受けつけると、リセット信号阻止機能
とリセット処理機能とが作動して、リセット信号阻止機
能においては、直ちにリセット阻止回路を作動さゼて前
記リセット回路からのリセット信号の送出を阻止する。
また、リセット処理機能においては、リセット対象とな
る各部位に所定のコマンドを出力して、まず、処理中の
データやどこまで処理を実行したかを記憶させるととも
に、リセット対象となる各機構部の動作を終結させ、次
いで、入出力バスとの連絡を断つことにより、円滑に装
置の状態を初期状態に戻す。
る各部位に所定のコマンドを出力して、まず、処理中の
データやどこまで処理を実行したかを記憶させるととも
に、リセット対象となる各機構部の動作を終結させ、次
いで、入出力バスとの連絡を断つことにより、円滑に装
置の状態を初期状態に戻す。
また、CPUが何らかの原因でプログラム暴走等をして
いて、正常な稼働状態にない場合には、前記割り込み発
生回路から割り込み信号を受けても、リセット信号阻止
機能やリセット処理機能が作動しない。しかし、このよ
うな場合には、前記リセット回路が計時を続けており、
一定時間後には、該リセット回路がリセット対象の各部
位にリセット信号を送出して各部位を強制的にリセ・ノ
トする。
いて、正常な稼働状態にない場合には、前記割り込み発
生回路から割り込み信号を受けても、リセット信号阻止
機能やリセット処理機能が作動しない。しかし、このよ
うな場合には、前記リセット回路が計時を続けており、
一定時間後には、該リセット回路がリセット対象の各部
位にリセット信号を送出して各部位を強制的にリセ・ノ
トする。
従って、CPUの動作状態に拘わらず、確実にその装置
を初期状態にリセットすることができる。
を初期状態にリセットすることができる。
しかも、リセット回路による強制的なリセット処理は、
CPUが正常に稼働しない場合だけに限定されるため、
常時強制的にリセット処理を実行していた従来の方式の
場合と比較すると、強制的にリセット処理がなされる機
会は極めて少なくなり、強制的なリセット処理に起因し
た機構部の損傷やデータの消失を大幅に低減させること
も可能になる。
CPUが正常に稼働しない場合だけに限定されるため、
常時強制的にリセット処理を実行していた従来の方式の
場合と比較すると、強制的にリセット処理がなされる機
会は極めて少なくなり、強制的なリセット処理に起因し
た機構部の損傷やデータの消失を大幅に低減させること
も可能になる。
[実施例]
以下、本発明の一実施例を、第1図および第6図、第7
図に基づいて説明する。
図に基づいて説明する。
この一実施例のリセット方式は、5C3Iを入出力バス
として使用した小型コンピュータシステムにおいて、前
記入出力バスに接続されている−のホストコンピュータ
から入出力バスに送出されたリセット信号で、前記入出
力バスに接続されているその他の装置(この場合の「装
置」には、入出力バスを共用している周辺装置およびそ
の他のホストコンピュータが該当する)を初期状態にセ
ットし直すものである。
として使用した小型コンピュータシステムにおいて、前
記入出力バスに接続されている−のホストコンピュータ
から入出力バスに送出されたリセット信号で、前記入出
力バスに接続されているその他の装置(この場合の「装
置」には、入出力バスを共用している周辺装置およびそ
の他のホストコンピュータが該当する)を初期状態にセ
ットし直すものである。
本発明のリセット方式を実行するためには、予め、リセ
ット対象となる装置を、改良しておく必要がある。
ット対象となる装置を、改良しておく必要がある。
第1図は、この一実施例のリセット方式を実行するため
に改善した、周辺装置30のブロック図である。
に改善した、周辺装置30のブロック図である。
この周辺装置30は、その内部に、CPU31を有して
いる。そして、このCPU31は、メモリ32←格納さ
れているプログラムを実行して所定の処理動作を行うも
ので、例えば、FDDコントローラ33を介してFDD
(フロッピーディスクドライブ)34をアクセスした
り、機構部インターフェース35を介して機構部36を
動作させたり、バスコントローラ37を介してSC3I
である入出力バス42に接続されている他の装M(図示
路)とデータのやりとりを行う。
いる。そして、このCPU31は、メモリ32←格納さ
れているプログラムを実行して所定の処理動作を行うも
ので、例えば、FDDコントローラ33を介してFDD
(フロッピーディスクドライブ)34をアクセスした
り、機構部インターフェース35を介して機構部36を
動作させたり、バスコントローラ37を介してSC3I
である入出力バス42に接続されている他の装M(図示
路)とデータのやりとりを行う。
また、図示路のホストコンピュータから前記入出力バス
42にリセット信号43が送出されると、そのリセット
信号43は、リセットレシーバ38が検出する構成とな
っている。
42にリセット信号43が送出されると、そのリセット
信号43は、リセットレシーバ38が検出する構成とな
っている。
以上の点は、従来と共通している。
しかし、この周辺装置30は、新規な構成として、リセ
ット回路39と、割り込み発生回路40と、リセット阻
止回路41とを装備し、さらに、前記CPU31の持つ
機能として、リセット信号阻止機能と、リセット処理機
能とを備えている。
ット回路39と、割り込み発生回路40と、リセット阻
止回路41とを装備し、さらに、前記CPU31の持つ
機能として、リセット信号阻止機能と、リセット処理機
能とを備えている。
前記リセット回路39と割り込み発生回路40とは、前
記リセットレシーバ38が入出力バス42上のリセット
信号43を検出すると、それが通知されて所定の動作を
するものである。
記リセットレシーバ38が入出力バス42上のリセット
信号43を検出すると、それが通知されて所定の動作を
するものである。
ここに、前記リセット回路39は、リセット信号43が
リセットレシーバ38によって検出されると、計時を開
始して、一定時間後に、該装置30内のリセット対象と
なる各部位にリセット信号39aを送出して、各部位を
その動作状態に拘わらずに直ちにリセットするものであ
る。
リセットレシーバ38によって検出されると、計時を開
始して、一定時間後に、該装置30内のリセット対象と
なる各部位にリセット信号39aを送出して、各部位を
その動作状態に拘わらずに直ちにリセットするものであ
る。
前記割り込み回路40は、リセット信号43がリセット
レシーバ38によって検出されると、該装置30内のC
PU31に割り込み信号40aを送出するものである。
レシーバ38によって検出されると、該装置30内のC
PU31に割り込み信号40aを送出するものである。
前記リセット阻止回路41は、前記CPU31から所定
のコマンド(リセット阻止コマンド)を受けると、直ち
に前記リセット回路39に所定の信号を出力して、リセ
ット回路39のリセット信号39aの送出を阻止するも
のである。
のコマンド(リセット阻止コマンド)を受けると、直ち
に前記リセット回路39に所定の信号を出力して、リセ
ット回路39のリセット信号39aの送出を阻止するも
のである。
前記リセット信号阻止機能とリセット処理機能とは、い
ずれも、CPU31が前記割り込み発生回路40からの
割り込み信号40aを受けると作動する機能である。
ずれも、CPU31が前記割り込み発生回路40からの
割り込み信号40aを受けると作動する機能である。
ここに、リセット信号阻止機能は、割り込み信号40を
受けると、直ちに、前記リセット阻止回路41にリセッ
ト阻止コマンドを送ることによって該リセット阻止回路
41を作動させて、前記リセット回路39からリセット
信号39aが送出されることを止めるものである。
受けると、直ちに、前記リセット阻止回路41にリセッ
ト阻止コマンドを送ることによって該リセット阻止回路
41を作動させて、前記リセット回路39からリセット
信号39aが送出されることを止めるものである。
また、リセット処理機能は、割り込み信号40を受ける
と、直ちに、リセット対象となる各部位ニ所定のコマン
ドを出力して、まず、処理中のデータやどこまで処理を
実行したかをメモリ32等に記憶させるとともに、リセ
ット対象となる機構部動作を終結させ、次いで、前記バ
スコントローラ37による入出力バス42との連絡を断
って、該装置30を初期状態にするものである。
と、直ちに、リセット対象となる各部位ニ所定のコマン
ドを出力して、まず、処理中のデータやどこまで処理を
実行したかをメモリ32等に記憶させるとともに、リセ
ット対象となる機構部動作を終結させ、次いで、前記バ
スコントローラ37による入出力バス42との連絡を断
って、該装置30を初期状態にするものである。
第6図は、前記リセット回路39およびリセット阻止回
路47の間における信号の流れを具体的に示したもので
あり、第7図は、第6図で示した各信号のタイムチャー
トである。
路47の間における信号の流れを具体的に示したもので
あり、第7図は、第6図で示した各信号のタイムチャー
トである。
これらの第6図および第7図に基づいて、リセット信号
を受信したときの処理動作を説明すると、次の如くであ
る。
を受信したときの処理動作を説明すると、次の如くであ
る。
第6図および第7図に示したリセット信号■は、“LO
W”の信号部分がリセット命令を示すもので、この“L
OW″の部分を有したものが、第1図におけるリセット
レシーバ38の出力信号に相当する。
W”の信号部分がリセット命令を示すもので、この“L
OW″の部分を有したものが、第1図におけるリセット
レシーバ38の出力信号に相当する。
リセット回路39は、有効なリセット信号■(即ち、“
LOW”の部分を有したリセット信号■)を受けると、
直ちに起動する第1および第2の二つのタイマー回路4
4.45と、これらのタイマー回路44.45の出力信
号■、■を入力とするNANDゲート46とを備えた構
成である。
LOW”の部分を有したリセット信号■)を受けると、
直ちに起動する第1および第2の二つのタイマー回路4
4.45と、これらのタイマー回路44.45の出力信
号■、■を入力とするNANDゲート46とを備えた構
成である。
ここに、第7図に矢印(イ)で示したように、それぞれ
のタイマー回路44.45は、リセット命令の立ち下が
りで、計時を開始し、計時期間中は、タイマー回路44
の出力信号は“LOW”となり、タイマー回路45の出
力信号は“HIGH”となる。第7図に示すように、第
2のタイマー回路45の計時期間は、本来(リセット阻
止回路47から阻止を受けない限り)、第1のタイマー
回路44の計時期間よりも長く設定されている。
のタイマー回路44.45は、リセット命令の立ち下が
りで、計時を開始し、計時期間中は、タイマー回路44
の出力信号は“LOW”となり、タイマー回路45の出
力信号は“HIGH”となる。第7図に示すように、第
2のタイマー回路45の計時期間は、本来(リセット阻
止回路47から阻止を受けない限り)、第1のタイマー
回路44の計時期間よりも長く設定されている。
前記NANDゲート46は、タイマー回路44゜45の
出力信号が共に“HIGH”の場合に、有効なリセット
信号■を出力するものである。
出力信号が共に“HIGH”の場合に、有効なリセット
信号■を出力するものである。
ここに、有効なリセット信号■とは、第7図に示すよう
に、“LOW”の信号部分を有したものである。
に、“LOW”の信号部分を有したものである。
一方、リセット阻止回路47は、CPU31からの有効
なリセット阻止コマンド■を受けると、有効なリセット
阻止信号■を第2のタイマー回路45に出力して、該タ
イマー回路45の出力信号“HIGH”をLOWに”に
変えて、もって、前記NANDゲート46の出力するリ
セット信号■を有効でなくする。
なリセット阻止コマンド■を受けると、有効なリセット
阻止信号■を第2のタイマー回路45に出力して、該タ
イマー回路45の出力信号“HIGH”をLOWに”に
変えて、もって、前記NANDゲート46の出力するリ
セット信号■を有効でなくする。
有効なリセット阻止コマンド■とは、第7図に破線で示
すように、“LOW“の信号部分を有したものであり、
この部分がない場合は、無効となる。
すように、“LOW“の信号部分を有したものであり、
この部分がない場合は、無効となる。
また、有効なリセット阻止信号■とは、第7図に破線で
示すように、“LOW”の信号部分を有したものであり
、この部分がない場合は、無効となる。
示すように、“LOW”の信号部分を有したものであり
、この部分がない場合は、無効となる。
第7図に矢印(ロ)で示すように、リセット阻止信号■
の“LOW”部分、およびタイマー回路45の出力信号
の“LOW”部分は、有効なリセット阻止コマンド■の
立ち下がりに呼応している。
の“LOW”部分、およびタイマー回路45の出力信号
の“LOW”部分は、有効なリセット阻止コマンド■の
立ち下がりに呼応している。
有効なリセット阻止信号■が第2のタイマー回路45に
入った場合には、タイマー回路45の出力信号は“LO
W”に変わり、そのときには、NANDゲート46の出
力するリセット信号■は、第7図に破線で示すように、
“LOW”の信号部分がなくなり、無効となる。従って
、この場合には、リセット回路39によるリセット処理
が阻止される。
入った場合には、タイマー回路45の出力信号は“LO
W”に変わり、そのときには、NANDゲート46の出
力するリセット信号■は、第7図に破線で示すように、
“LOW”の信号部分がなくなり、無効となる。従って
、この場合には、リセット回路39によるリセット処理
が阻止される。
以上の装置30では、該装置30の動作中に図示路のホ
ストコンピュータから前記入出力バス42上に送出され
たリセット信号43は、前記割り込み発生回路40と、
リセット回路39とで検出される。
ストコンピュータから前記入出力バス42上に送出され
たリセット信号43は、前記割り込み発生回路40と、
リセット回路39とで検出される。
そして、割り込み発生回路40は、直ちにCPU31に
対して割り込み信号40aを送出し、リセット回路39
は、一定時間後にリセット信号39a(第7図における
有効なリセット信号■)を発信するべく、計時を開始す
る。
対して割り込み信号40aを送出し、リセット回路39
は、一定時間後にリセット信号39a(第7図における
有効なリセット信号■)を発信するべく、計時を開始す
る。
この場合に、前記CPU31が正常な稼働状態にあれば
、前記割り込み信号40aを受けつけると、リセット信
号阻止機能とリセット処理機能とが作動して、リセット
信号阻止機能においては、直ちにリセット阻止回路41
を作動させて前記リセット回路39からのリセット信号
39aの送出を阻止する。
、前記割り込み信号40aを受けつけると、リセット信
号阻止機能とリセット処理機能とが作動して、リセット
信号阻止機能においては、直ちにリセット阻止回路41
を作動させて前記リセット回路39からのリセット信号
39aの送出を阻止する。
また、リセット処理機能においては、リセット対象とな
る各部位に所定のコマンドを出力して、まず、処理中の
データやどこまで処理を実行したかを記憶させるととも
に、リセット対象となる各機構部の動作を終結させ、次
いで、バスコントローラ37による入出力バス42との
連絡を断つことにより、円滑に装置の状態を初期状態に
戻す。
る各部位に所定のコマンドを出力して、まず、処理中の
データやどこまで処理を実行したかを記憶させるととも
に、リセット対象となる各機構部の動作を終結させ、次
いで、バスコントローラ37による入出力バス42との
連絡を断つことにより、円滑に装置の状態を初期状態に
戻す。
また、CPU31が何らかの原因でプログラム暴走等を
していて、正常な稼働状態にない場合には、前記割り込
み発生回路40から割り込み信号40aを受けても、リ
セット信号阻止機能やリセット処理機能が作動しない。
していて、正常な稼働状態にない場合には、前記割り込
み発生回路40から割り込み信号40aを受けても、リ
セット信号阻止機能やリセット処理機能が作動しない。
しかし、このような場合には、前記リセット回路39が
計時を続けており、一定時間後には、該リセット回路3
9がリセット対象の各部位にリセット信号39aを送出
して各部位を強制的にリセットする。
計時を続けており、一定時間後には、該リセット回路3
9がリセット対象の各部位にリセット信号39aを送出
して各部位を強制的にリセットする。
従って、CPU31の動作状態に拘わらず、確実にその
装置を初期状態にリセットすることかできる。
装置を初期状態にリセットすることかできる。
しかも、リセット回路39による強制的なリセット処理
は、CPU31が正常に稼働しない場合たけに限定され
るため、常時強制的にリセット処理を実行していた従来
の方式の場合と比較すると、強制的にリセット処理がな
される機会は極めて少なくなり、強制的なリセット処理
に起因した機構部の損傷やデータの消失を大幅に低減さ
せることも可能になる。
は、CPU31が正常に稼働しない場合たけに限定され
るため、常時強制的にリセット処理を実行していた従来
の方式の場合と比較すると、強制的にリセット処理がな
される機会は極めて少なくなり、強制的なリセット処理
に起因した機構部の損傷やデータの消失を大幅に低減さ
せることも可能になる。
なお、前記一実施例では、本発明を実施する装置として
周辺装置の場合を説明したが、前述のリセット回路39
、割り込み発生回路40、リセット阻止回路41等を備
え、さらに、CPU31にリセット信号阻止機能やリセ
ット処理機能を装備した構成であれば、ホストコンビエ
ータ等であっても、同様の効果を得ることができる。
周辺装置の場合を説明したが、前述のリセット回路39
、割り込み発生回路40、リセット阻止回路41等を備
え、さらに、CPU31にリセット信号阻止機能やリセ
ット処理機能を装備した構成であれば、ホストコンビエ
ータ等であっても、同様の効果を得ることができる。
また、本発明に係るリセット方式は、入出力バスに送出
されたリセット信号で、該入出力バスに接続されている
装置を初期状態にリセットするもので、前記一実施例で
は、入出力バスとして5C8Iを例示したが、これに限
定するものではない。
されたリセット信号で、該入出力バスに接続されている
装置を初期状態にリセットするもので、前記一実施例で
は、入出力バスとして5C8Iを例示したが、これに限
定するものではない。
[発明の効果]
以上の説明から明らかなように、本発明のリセット方式
では、リセット対象の装置に内蔵のCPUが正常に稼働
している場合には、入出力バス上のリセット信号が検出
されると、割り込み発生回路からの割り込み信号でCP
Uのリセット信号阻止機能とリセット処理機能とが作動
して、該CPUが各部位に送出するコマンドによって処
理中のデータの保護を図った上で円滑に各部位を初期状
態にリセットする。
では、リセット対象の装置に内蔵のCPUが正常に稼働
している場合には、入出力バス上のリセット信号が検出
されると、割り込み発生回路からの割り込み信号でCP
Uのリセット信号阻止機能とリセット処理機能とが作動
して、該CPUが各部位に送出するコマンドによって処
理中のデータの保護を図った上で円滑に各部位を初期状
態にリセットする。
一方、CPUが何らかの原因でプログラム暴走等を起こ
していて、正常に稼働していない場合には、リセット回
路が計時を続けて一定時間経過すると、該リセット回路
がリセット対象の各部位にリセット信号を送出して、゛
各部位を強制的にリセットする。
していて、正常に稼働していない場合には、リセット回
路が計時を続けて一定時間経過すると、該リセット回路
がリセット対象の各部位にリセット信号を送出して、゛
各部位を強制的にリセットする。
従って、CPUの動作状態に拘わらず、確実にその装置
を初期状態にリセットすることができる。
を初期状態にリセットすることができる。
しかも、前記リセット回路による強制的なリセット処理
は、CPUが正常に稼働しなLX場合だ1すに限定され
るため、常時強制的にリセ・yト処理を実行していた従
来の方式の場合と比較すると、強制的にリセット処理が
なされる機会が極めて少なくなり、強制的なリセ・ソ)
処理に起因した機構部の損傷やデータの消失を大幅に低
減させることも可能になる。
は、CPUが正常に稼働しなLX場合だ1すに限定され
るため、常時強制的にリセ・yト処理を実行していた従
来の方式の場合と比較すると、強制的にリセット処理が
なされる機会が極めて少なくなり、強制的なリセ・ソ)
処理に起因した機構部の損傷やデータの消失を大幅に低
減させることも可能になる。
第1図は本発明の一実施例における装置構成を示すブロ
ック図、第2図および第3図はそれそ′れscs rを
入出力バスとしたシステム構成の説明図、第4図および
第5図は従来のリセ・ノド方式の説明図、第6図は前記
一実施例のリセ・ソト回路とリセット阻止回路との動作
説明図、第7図は一実施例におけるリセット時の各信号
のタイムチャートである。 30・・・・・・装置、31・・・・・・CPU、32
・・・・・・メモリ、34・・・・・・FDD、36・
・・・・・機構部、37・・・・・・バスコントローラ
、38・・・・・・リセットレシーバ39・・・・・・
リセット回路、40・・・・・・割り込み発生回路、4
1・・・・・・リセット阻止回路、42・・・・・・入
出力バス、43・・・・・・リセット信号、44・・・
・・・第1のタイマー 45・・・・・・第2のタイマ
ー 46・・・・・・NANDゲート。
ック図、第2図および第3図はそれそ′れscs rを
入出力バスとしたシステム構成の説明図、第4図および
第5図は従来のリセ・ノド方式の説明図、第6図は前記
一実施例のリセ・ソト回路とリセット阻止回路との動作
説明図、第7図は一実施例におけるリセット時の各信号
のタイムチャートである。 30・・・・・・装置、31・・・・・・CPU、32
・・・・・・メモリ、34・・・・・・FDD、36・
・・・・・機構部、37・・・・・・バスコントローラ
、38・・・・・・リセットレシーバ39・・・・・・
リセット回路、40・・・・・・割り込み発生回路、4
1・・・・・・リセット阻止回路、42・・・・・・入
出力バス、43・・・・・・リセット信号、44・・・
・・・第1のタイマー 45・・・・・・第2のタイマ
ー 46・・・・・・NANDゲート。
Claims (1)
- 【特許請求の範囲】 入出力バスに送出されたリセット信号で、前記入出力バ
スに接続されている装置を初期状態にセットし直すリセ
ット方式であって、 前記入出力バスに接続される装置には、入出力バス上の
リセット信号を検出してその一定時間後に該装置内のリ
セット対象となる各部位にリセット信号を送出して各部
位をその動作状態に拘わらずに直ちにリセットするリセ
ット回路と、入出力バス上のリセット信号を検出して該
装置内のCPUに割り込み信号を送出する割り込み発生
回路と、前記リセット回路に所定の信号を出力すること
によってリセット回路のリセット信号の送出を阻止する
リセット阻止回路とを装備し、 かつ、前記CPUには、前記割り込み発生回路から割り
込み信号を受けると作動する機能として、前記リセット
阻止回路を作動させてリセット回路からリセット信号が
送出されることを止めるリセット信号阻止機能と、リセ
ット対象となる各部位に所定のコマンドを出力して処理
中のデータやどこまで処理を実行したかを記憶させると
ともに、リセット対象となる各機構部の動作を終結させ
た後に入出力バスとの連絡を断つリセット処理機能とを
装備して、 装置内のCPUのコマンドで初期状態にリセットし得る
ようにしたことを特徴とするリセット方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2069829A JP2863249B2 (ja) | 1990-03-22 | 1990-03-22 | リセット方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2069829A JP2863249B2 (ja) | 1990-03-22 | 1990-03-22 | リセット方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03271908A true JPH03271908A (ja) | 1991-12-03 |
JP2863249B2 JP2863249B2 (ja) | 1999-03-03 |
Family
ID=13414053
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2069829A Expired - Fee Related JP2863249B2 (ja) | 1990-03-22 | 1990-03-22 | リセット方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2863249B2 (ja) |
-
1990
- 1990-03-22 JP JP2069829A patent/JP2863249B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2863249B2 (ja) | 1999-03-03 |
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Legal Events
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