JPH03271908A

JPH03271908A - リセット方式

Info

Publication number: JPH03271908A
Application number: JP2069829A
Authority: JP
Inventors: Fuyuki Matsui; 冬樹松井
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1990-03-22
Filing date: 1990-03-22
Publication date: 1991-12-03
Anticipated expiration: 2014-03-03
Also published as: JP2863249B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】Ｕ産業上の利用分野コ本発明は、入出力バスに送出されたリセット信号で、前
記入出力バスに接続されている装置を初期状態にセット
し直すリセット方式に関するものである。

［従来の技術］小型コンピュータ用の入出力バスとして規格化されたイ
ンタフェースとして、ＡＮＳ　Ｉ規格で規格化された５
Ｃ３Ｉ（スモール・コンピュータ・システム・インタフ
ェースの略）があり、この５Ｃ８Ｉを入出力バスとして
使用した小型コンピュータシステムのシステム形態とし
ては、次の２つの形態が知られている。

第１は、第２図に示すように、ホストコンピュータ１と
、１台あるいは複数台（図は２台の場合を示す）の周辺
装置２，３とが５Ｃ８Ｉ４で接続されている形態である
。

第２は、第３図に示すように、複数台のホストコンピュ
ータ５．６（図は２台の場合を示す）と、１台あるいは
複数台（図は２台の場合を示す）の周辺装置７，８とが
５Ｃ８Ｉ４で接続されている形態である。

従来、前記第１の形態の場合には、ホストコンピュータ
１が周辺装置２，３を初期状態（立ち上げ直後の状態を
言う）にリセットする場合、入出力バスであるＳＣ３Ｉ
　４上にリセット信号を送出し、そのリセット信号で周
辺装置２，３を強制的に（即ち、その動作状態に拘わら
ず、直ちに）初期状態にしていた。

また、第２の形態の場合には、ホストコンピュータ５が
、ホストコンピュータ６と周辺装置７゜８とを初期状態
にするために、入出力バスである５Ｃ５ＩＪ上にリセッ
ト信号を送出すると、ホストコンビニ−タロは、まず、
そのリセット信号を受けた時点での各部位の動作状態と
実行中のコマンドをどこまで実行したか等を記憶し、そ
の後にＳＣ３Ｉとの連絡を断つようにしており、いわば
、能動的に初期状態にする。しかし、周辺装置７゜８は
、第１の形態の場合と同様に、強制的に初期状態として
いる。

即ち、従来では、入出力バスに送出されたリセット信号
で前記入出力バスに接続されている装置を初期状態にセ
ットし直すリセット方式として、強制的に初期状態とす
るものと、能動的に初期状態にするものとがあった。こ
れらの従来のリセット方式を、装置構成を具体的に示し
て説明すると、次の如くである。

強制的に初期状態にするリセット方式の場合（即ち、前
記周辺装置２．３．７．８などの場合）では、第４図に
示すように、ＣＰＵｌ０がメモリ１１に格納されている
プログラムを実行し、ＦＤＤコントローラ１２を介して
ＦＤＤ　１３にアクセスを行ったり、機構部インターフ
ェース１４を介して機構部１５を動作させたり、バスコ
ントローラ１６を介して５Ｃ３Ｉ４に接続されている他
の装置との間でデータのやりとりを行っている最中に、
ホストコンピュータが５Ｃ３Ｉ４に送出したリセット信
号１９をリセットレシーバ１７が受けとると、直ちに、
このリセットレシーバ１７が装置内部に対してリセット
信号を出力し、各部位の動作状態に拘わらず、実行中の
動作を直ちに停止させて初期状態にする。

また、能動的に初期状態にするリセット方式の場合（即
ち、ホストコンピュータ５，６などの場合）では、第５
図に示すように、ＣＰＵ２０がメモリ２１に格納されて
いるプログラムを実行し、ＦＤＤコントローラ２２を介
してＦＤＤ２３にアクセスを行ったり、機構部インター
フェース２４を介して機構部２５を動作させたり、バス
コントローラ２６を介してＳＣ８Ｉ　４に接続されてい
る他の装置との間でデータのやりとりを行っている最中
に、他方のホストコンピュータがＳＣ８Ｉ　４に送出し
たリセット信号３０をリセットレシーバ２８が受けとる
と、まず、割り込み発生回路２７が作動させられ、この
割り込み発生回路２７がＣＰＵ２０に割り込み信号を送
出する。すると、ＣＰＵ２０は、処理中のデータの保護
を行い、かつ、動作中のＦＤＤ１３や、機構部１５を停
止させ、その後、５Ｃ８Ｉ４とバスコントローラ２６と
の連絡を断って、初期状態にする。

［発明が解決しようとする課題］しかしながら、従来のリセット方式では、いずれも、次
のような点で問題があった。

例えば、第４図に示した強制的にリセットする方式では
、装置が機構部１５として、ＯＣＲやプリンタやイメー
ジスキャナ等を備えたもので、これらの機構部１５が動
作中に入出力バス（即ち、ＳＣＳ　Ｉ　４）からのリセ
ット信号を受けとった場合、直ちに強制的に初期状態に
されるため、機構部が損傷したり、処理中のデータが失
われるという不都合が発生する虞れがあった。

また、第５図に示した能動的にリセットする方式では、
リセット信号を受ける装置のＣＰＵ２０が何らかの原因
でプログラム暴走等の動作不能状態に落ち入った場合に
は、入出力バス（即ち、ＳＣ３Ｉ　４）からのリセット
信号に応答する処理を実行できず、従って、初期状態に
することができなくなる。

本発明は、前記事情に鑑みてなされたもので、入出力バ
スに送出されたリセット信号で、前記入出力バスに接続
されている装置を初期状態にセットし直すリセット方式
であって、リセットすべき装置のＣＰＵの動作状態に拘
わらず確実にその装置を初期状態にリセットすることが
でき、しかも、リセットによる機構部の損傷やデータの
消失を大幅に低減させることのできるリセット方式を提
供することを目的とする。

［課題を解決するための手段］本発明に係るリセット方式は、入出力バスに送出された
リセット信号で、前記入出力バスに接続されている装置
を初期状態にセットし直すリセット方式であって、前記
入出力バスに接続される装置には、リセット回路と、割
り込み発生回路と、リセット阻止回路とを装備し、さら
に該装置のＣＰＵには、リセット信号阻止機能と、リセ
ット処理機能とを装備する。

ここに、リセット回路は、入出力バス上のリセット信号
を検出してその一定時間後に該装置内のリセット対象と
なる各部位にリセット信号を送出して各部位をその動作
状態に拘わらずに直ちにリセットするものである。

また、割り込み発生回路は、入出力バス上のリセット信
号を検出して該装置内のＣＰＵに割り込み信号を送出す
るものである。

また、リセット阻止回路は、前記リセット回路に所定の
信号を出力することによってリセット回路のリセット信
号の送出を阻止するものである。

一方、前記リセット信号阻止機能とリセット処理機能と
は、前記割り込み発生回路からの割り込み信号をＣＰＵ
が受けると作動する機能で、リセット信号阻止機能は、
前記リセット阻止回路を作動させてリセット回路からリ
セット信号が送出されることを止める。また、リセット
処理機能は、リセット対象となる各部位に所定のコマン
ドを出力して処理中のデータやどこまで処理を実行した
かを記憶させるとともに、リセット対象となる各機構部
の動作を終結させた後に入出力バスとの連絡を断つ。

本発明のリセット方式は、以上の装置構成によって、装
置内のＣＰＵのコマンドで初期状態にリセットし得るよ
うにしたことを特徴とする。

［作用コ本発明に係るリセット方式では、入出力バス上ニ送出さ
れたリセット信号は、リセット対象の装置に装備された
割り込み発生回路と、リセ・７８回路とで検出される。

そして、割り込み発生回路は、直ちにＣＰＵに対して割
り込み信号を送出し、リセット回路は、一定時間後にリ
セット信号を発信するべく、計時を開始する。

この場合に、前記ＣＰＵか正常な稼働状態にあれば、前
記割り込み信号を受けつけると、リセット信号阻止機能
とリセット処理機能とが作動して、リセット信号阻止機
能においては、直ちにリセット阻止回路を作動さゼて前
記リセット回路からのリセット信号の送出を阻止する。

また、リセット処理機能においては、リセット対象とな
る各部位に所定のコマンドを出力して、まず、処理中の
データやどこまで処理を実行したかを記憶させるととも
に、リセット対象となる各機構部の動作を終結させ、次
いで、入出力バスとの連絡を断つことにより、円滑に装
置の状態を初期状態に戻す。

また、ＣＰＵが何らかの原因でプログラム暴走等をして
いて、正常な稼働状態にない場合には、前記割り込み発
生回路から割り込み信号を受けても、リセット信号阻止
機能やリセット処理機能が作動しない。しかし、このよ
うな場合には、前記リセット回路が計時を続けており、
一定時間後には、該リセット回路がリセット対象の各部
位にリセット信号を送出して各部位を強制的にリセ・ノ
トする。

従って、ＣＰＵの動作状態に拘わらず、確実にその装置
を初期状態にリセットすることができる。

しかも、リセット回路による強制的なリセット処理は、
ＣＰＵが正常に稼働しない場合だけに限定されるため、
常時強制的にリセット処理を実行していた従来の方式の
場合と比較すると、強制的にリセット処理がなされる機
会は極めて少なくなり、強制的なリセット処理に起因し
た機構部の損傷やデータの消失を大幅に低減させること
も可能になる。

［実施例］以下、本発明の一実施例を、第１図および第６図、第７
図に基づいて説明する。

この一実施例のリセット方式は、５Ｃ３Ｉを入出力バス
として使用した小型コンピュータシステムにおいて、前
記入出力バスに接続されている−のホストコンピュータ
から入出力バスに送出されたリセット信号で、前記入出
力バスに接続されているその他の装置（この場合の「装
置」には、入出力バスを共用している周辺装置およびそ
の他のホストコンピュータが該当する）を初期状態にセ
ットし直すものである。

本発明のリセット方式を実行するためには、予め、リセ
ット対象となる装置を、改良しておく必要がある。

第１図は、この一実施例のリセット方式を実行するため
に改善した、周辺装置３０のブロック図である。

この周辺装置３０は、その内部に、ＣＰＵ３１を有して
いる。そして、このＣＰＵ３１は、メモリ３２←格納さ
れているプログラムを実行して所定の処理動作を行うも
ので、例えば、ＦＤＤコントローラ３３を介してＦＤＤ
　（フロッピーディスクドライブ）３４をアクセスした
り、機構部インターフェース３５を介して機構部３６を
動作させたり、バスコントローラ３７を介してＳＣ３Ｉ
である入出力バス４２に接続されている他の装Ｍ（図示
路）とデータのやりとりを行う。

また、図示路のホストコンピュータから前記入出力バス
４２にリセット信号４３が送出されると、そのリセット
信号４３は、リセットレシーバ３８が検出する構成とな
っている。

以上の点は、従来と共通している。

しかし、この周辺装置３０は、新規な構成として、リセ
ット回路３９と、割り込み発生回路４０と、リセット阻
止回路４１とを装備し、さらに、前記ＣＰＵ３１の持つ
機能として、リセット信号阻止機能と、リセット処理機
能とを備えている。

前記リセット回路３９と割り込み発生回路４０とは、前
記リセットレシーバ３８が入出力バス４２上のリセット
信号４３を検出すると、それが通知されて所定の動作を
するものである。

ここに、前記リセット回路３９は、リセット信号４３が
リセットレシーバ３８によって検出されると、計時を開
始して、一定時間後に、該装置３０内のリセット対象と
なる各部位にリセット信号３９ａを送出して、各部位を
その動作状態に拘わらずに直ちにリセットするものであ
る。

前記割り込み回路４０は、リセット信号４３がリセット
レシーバ３８によって検出されると、該装置３０内のＣ
ＰＵ３１に割り込み信号４０ａを送出するものである。

前記リセット阻止回路４１は、前記ＣＰＵ３１から所定
のコマンド（リセット阻止コマンド）を受けると、直ち
に前記リセット回路３９に所定の信号を出力して、リセ
ット回路３９のリセット信号３９ａの送出を阻止するも
のである。

前記リセット信号阻止機能とリセット処理機能とは、い
ずれも、ＣＰＵ３１が前記割り込み発生回路４０からの
割り込み信号４０ａを受けると作動する機能である。

ここに、リセット信号阻止機能は、割り込み信号４０を
受けると、直ちに、前記リセット阻止回路４１にリセッ
ト阻止コマンドを送ることによって該リセット阻止回路
４１を作動させて、前記リセット回路３９からリセット
信号３９ａが送出されることを止めるものである。

また、リセット処理機能は、割り込み信号４０を受ける
と、直ちに、リセット対象となる各部位ニ所定のコマン
ドを出力して、まず、処理中のデータやどこまで処理を
実行したかをメモリ３２等に記憶させるとともに、リセ
ット対象となる機構部動作を終結させ、次いで、前記バ
スコントローラ３７による入出力バス４２との連絡を断
って、該装置３０を初期状態にするものである。

第６図は、前記リセット回路３９およびリセット阻止回
路４７の間における信号の流れを具体的に示したもので
あり、第７図は、第６図で示した各信号のタイムチャー
トである。

これらの第６図および第７図に基づいて、リセット信号
を受信したときの処理動作を説明すると、次の如くであ
る。

第６図および第７図に示したリセット信号■は、“ＬＯ
Ｗ”の信号部分がリセット命令を示すもので、この“Ｌ
ＯＷ″の部分を有したものが、第１図におけるリセット
レシーバ３８の出力信号に相当する。

リセット回路３９は、有効なリセット信号■（即ち、“
ＬＯＷ”の部分を有したリセット信号■）を受けると、
直ちに起動する第１および第２の二つのタイマー回路４
４．４５と、これらのタイマー回路４４．４５の出力信
号■、■を入力とするＮＡＮＤゲート４６とを備えた構
成である。

ここに、第７図に矢印（イ）で示したように、それぞれ
のタイマー回路４４．４５は、リセット命令の立ち下が
りで、計時を開始し、計時期間中は、タイマー回路４４
の出力信号は“ＬＯＷ”となり、タイマー回路４５の出
力信号は“ＨＩＧＨ”となる。第７図に示すように、第
２のタイマー回路４５の計時期間は、本来（リセット阻
止回路４７から阻止を受けない限り）、第１のタイマー
回路４４の計時期間よりも長く設定されている。

前記ＮＡＮＤゲート４６は、タイマー回路４４゜４５の
出力信号が共に“ＨＩＧＨ”の場合に、有効なリセット
信号■を出力するものである。

ここに、有効なリセット信号■とは、第７図に示すよう
に、“ＬＯＷ”の信号部分を有したものである。

一方、リセット阻止回路４７は、ＣＰＵ３１からの有効
なリセット阻止コマンド■を受けると、有効なリセット
阻止信号■を第２のタイマー回路４５に出力して、該タ
イマー回路４５の出力信号“ＨＩＧＨ”をＬＯＷに”に
変えて、もって、前記ＮＡＮＤゲート４６の出力するリ
セット信号■を有効でなくする。

有効なリセット阻止コマンド■とは、第７図に破線で示
すように、“ＬＯＷ“の信号部分を有したものであり、
この部分がない場合は、無効となる。

また、有効なリセット阻止信号■とは、第７図に破線で
示すように、“ＬＯＷ”の信号部分を有したものであり
、この部分がない場合は、無効となる。

第７図に矢印（ロ）で示すように、リセット阻止信号■
の“ＬＯＷ”部分、およびタイマー回路４５の出力信号
の“ＬＯＷ”部分は、有効なリセット阻止コマンド■の
立ち下がりに呼応している。

有効なリセット阻止信号■が第２のタイマー回路４５に
入った場合には、タイマー回路４５の出力信号は“ＬＯ
Ｗ”に変わり、そのときには、ＮＡＮＤゲート４６の出
力するリセット信号■は、第７図に破線で示すように、
“ＬＯＷ”の信号部分がなくなり、無効となる。従って
、この場合には、リセット回路３９によるリセット処理
が阻止される。

以上の装置３０では、該装置３０の動作中に図示路のホ
ストコンピュータから前記入出力バス４２上に送出され
たリセット信号４３は、前記割り込み発生回路４０と、
リセット回路３９とで検出される。

そして、割り込み発生回路４０は、直ちにＣＰＵ３１に
対して割り込み信号４０ａを送出し、リセット回路３９
は、一定時間後にリセット信号３９ａ（第７図における
有効なリセット信号■）を発信するべく、計時を開始す
る。

この場合に、前記ＣＰＵ３１が正常な稼働状態にあれば
、前記割り込み信号４０ａを受けつけると、リセット信
号阻止機能とリセット処理機能とが作動して、リセット
信号阻止機能においては、直ちにリセット阻止回路４１
を作動させて前記リセット回路３９からのリセット信号
３９ａの送出を阻止する。

また、リセット処理機能においては、リセット対象とな
る各部位に所定のコマンドを出力して、まず、処理中の
データやどこまで処理を実行したかを記憶させるととも
に、リセット対象となる各機構部の動作を終結させ、次
いで、バスコントローラ３７による入出力バス４２との
連絡を断つことにより、円滑に装置の状態を初期状態に
戻す。

また、ＣＰＵ３１が何らかの原因でプログラム暴走等を
していて、正常な稼働状態にない場合には、前記割り込
み発生回路４０から割り込み信号４０ａを受けても、リ
セット信号阻止機能やリセット処理機能が作動しない。

しかし、このような場合には、前記リセット回路３９が
計時を続けており、一定時間後には、該リセット回路３
９がリセット対象の各部位にリセット信号３９ａを送出
して各部位を強制的にリセットする。

従って、ＣＰＵ３１の動作状態に拘わらず、確実にその
装置を初期状態にリセットすることかできる。

しかも、リセット回路３９による強制的なリセット処理
は、ＣＰＵ３１が正常に稼働しない場合たけに限定され
るため、常時強制的にリセット処理を実行していた従来
の方式の場合と比較すると、強制的にリセット処理がな
される機会は極めて少なくなり、強制的なリセット処理
に起因した機構部の損傷やデータの消失を大幅に低減さ
せることも可能になる。

なお、前記一実施例では、本発明を実施する装置として
周辺装置の場合を説明したが、前述のリセット回路３９
、割り込み発生回路４０、リセット阻止回路４１等を備
え、さらに、ＣＰＵ３１にリセット信号阻止機能やリセ
ット処理機能を装備した構成であれば、ホストコンビエ
ータ等であっても、同様の効果を得ることができる。

また、本発明に係るリセット方式は、入出力バスに送出
されたリセット信号で、該入出力バスに接続されている
装置を初期状態にリセットするもので、前記一実施例で
は、入出力バスとして５Ｃ８Ｉを例示したが、これに限
定するものではない。

［発明の効果］以上の説明から明らかなように、本発明のリセット方式
では、リセット対象の装置に内蔵のＣＰＵが正常に稼働
している場合には、入出力バス上のリセット信号が検出
されると、割り込み発生回路からの割り込み信号でＣＰ
Ｕのリセット信号阻止機能とリセット処理機能とが作動
して、該ＣＰＵが各部位に送出するコマンドによって処
理中のデータの保護を図った上で円滑に各部位を初期状
態にリセットする。

一方、ＣＰＵが何らかの原因でプログラム暴走等を起こ
していて、正常に稼働していない場合には、リセット回
路が計時を続けて一定時間経過すると、該リセット回路
がリセット対象の各部位にリセット信号を送出して、゛
各部位を強制的にリセットする。

しかも、前記リセット回路による強制的なリセット処理
は、ＣＰＵが正常に稼働しなＬＸ場合だ１すに限定され
るため、常時強制的にリセ・ｙト処理を実行していた従
来の方式の場合と比較すると、強制的にリセット処理が
なされる機会が極めて少なくなり、強制的なリセ・ソ）
処理に起因した機構部の損傷やデータの消失を大幅に低
減させることも可能になる。

【図面の簡単な説明】

第１図は本発明の一実施例における装置構成を示すブロ
ック図、第２図および第３図はそれそ′れｓｃｓ　ｒを
入出力バスとしたシステム構成の説明図、第４図および
第５図は従来のリセ・ノド方式の説明図、第６図は前記
一実施例のリセ・ソト回路とリセット阻止回路との動作
説明図、第７図は一実施例におけるリセット時の各信号
のタイムチャートである。３０・・・・・・装置、３１・・・・・・ＣＰＵ、３２
・・・・・・メモリ、３４・・・・・・ＦＤＤ、３６・
・・・・・機構部、３７・・・・・・バスコントローラ
、３８・・・・・・リセットレシーバ３９・・・・・・
リセット回路、４０・・・・・・割り込み発生回路、４
１・・・・・・リセット阻止回路、４２・・・・・・入
出力バス、４３・・・・・・リセット信号、４４・・・
・・・第１のタイマー　４５・・・・・・第２のタイマ
ー　４６・・・・・・ＮＡＮＤゲート。

Claims

【特許請求の範囲】入出力バスに送出されたリセット信号で、前記入出力バ
スに接続されている装置を初期状態にセットし直すリセ
ット方式であって、前記入出力バスに接続される装置には、入出力バス上の
リセット信号を検出してその一定時間後に該装置内のリ
セット対象となる各部位にリセット信号を送出して各部
位をその動作状態に拘わらずに直ちにリセットするリセ
ット回路と、入出力バス上のリセット信号を検出して該
装置内のＣＰＵに割り込み信号を送出する割り込み発生
回路と、前記リセット回路に所定の信号を出力すること
によってリセット回路のリセット信号の送出を阻止する
リセット阻止回路とを装備し、かつ、前記ＣＰＵには、前記割り込み発生回路から割り
込み信号を受けると作動する機能として、前記リセット
阻止回路を作動させてリセット回路からリセット信号が
送出されることを止めるリセット信号阻止機能と、リセ
ット対象となる各部位に所定のコマンドを出力して処理
中のデータやどこまで処理を実行したかを記憶させると
ともに、リセット対象となる各機構部の動作を終結させ
た後に入出力バスとの連絡を断つリセット処理機能とを
装備して、装置内のＣＰＵのコマンドで初期状態にリセットし得る
ようにしたことを特徴とするリセット方式。