JPH03265932A - インストラクションメモリ制御方式 - Google Patents
インストラクションメモリ制御方式Info
- Publication number
- JPH03265932A JPH03265932A JP6645590A JP6645590A JPH03265932A JP H03265932 A JPH03265932 A JP H03265932A JP 6645590 A JP6645590 A JP 6645590A JP 6645590 A JP6645590 A JP 6645590A JP H03265932 A JPH03265932 A JP H03265932A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- dma
- memory
- program
- banks
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 50
- 238000012545 processing Methods 0.000 claims abstract description 36
- 238000000034 method Methods 0.000 claims description 10
- 238000012546 transfer Methods 0.000 abstract description 4
- 238000013139 quantization Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000004891 communication Methods 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Landscapes
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は信号処理プロセッサのインストラクションメモ
リ制御方式に関する。
リ制御方式に関する。
デジタル信号処理を用いてテレビジョン信号を圧縮し、
テレビ会議を行なうシステムが盛んに開発されている。
テレビ会議を行なうシステムが盛んに開発されている。
第２図にテレビジョン信号圧縮アルゴリズムの一例を示
す。同図において、１０は減算、２０は量子化、３０は
有効／無効ブロック判定、４０は無効ブロックと判定さ
れた場合の処理、５０は逆量子化、６０は加算、７０は
フレームメモリである。ここで、３０の有効／無効ブロ
ック判定で無効と判定されたブロックに対して、それ以
降の処理５０，６０．７０は不要となる。
す。同図において、１０は減算、２０は量子化、３０は
有効／無効ブロック判定、４０は無効ブロックと判定さ
れた場合の処理、５０は逆量子化、６０は加算、７０は
フレームメモリである。ここで、３０の有効／無効ブロ
ック判定で無効と判定されたブロックに対して、それ以
降の処理５０，６０．７０は不要となる。
この利点とアルゴリズム変更が容易であることから、近
年信号処理プロセッサを用いたシステムの開発が盛んに
行なわれている（平成元年電子情報通信学会全国大会論
文、Ａ−３１６，Ａ−３１７参照）。また、システムに
用いられる信号処理プロセッサは、高速かつ１チツプＬ
ＳＩとして開発されている。、 （ＩＳＳＣＣ８９，Ｐ
、１７０．Ｆｅｂ、１９８９参照）。上記信号プロセッ
サのインストラクシヨンはチップ内のＲＡＭに格納され
、必要に応じてインストラクションを書き換える柔軟な
アーキテクチャとなっている。
年信号処理プロセッサを用いたシステムの開発が盛んに
行なわれている（平成元年電子情報通信学会全国大会論
文、Ａ−３１６，Ａ−３１７参照）。また、システムに
用いられる信号処理プロセッサは、高速かつ１チツプＬ
ＳＩとして開発されている。、 （ＩＳＳＣＣ８９，Ｐ
、１７０．Ｆｅｂ、１９８９参照）。上記信号プロセッ
サのインストラクシヨンはチップ内のＲＡＭに格納され
、必要に応じてインストラクションを書き換える柔軟な
アーキテクチャとなっている。
上述した信号処理プロセッサはハードウェア制約のため
、オンチップできるインストラクションメモリの語数に
制約があり、複雑なアルゴリズムを実現する場合、数回
のプログラムの入れ換えが必要となる。プログラム転送
期間中、信号処理プロセッサの処理は停止し、処理効率
の低下を招く。
、オンチップできるインストラクションメモリの語数に
制約があり、複雑なアルゴリズムを実現する場合、数回
のプログラムの入れ換えが必要となる。プログラム転送
期間中、信号処理プロセッサの処理は停止し、処理効率
の低下を招く。
本発明の目的は、上記動画符号化アルゴリズムの量子化
等の１つのタスクが数十ステップで実現できることに着
目し、歩容量のインストラクションメモリで処理効率の
低下を生じないインストラクションメモリ制御方式を提
供することにある。
等の１つのタスクが数十ステップで実現できることに着
目し、歩容量のインストラクションメモリで処理効率の
低下を生じないインストラクションメモリ制御方式を提
供することにある。
部メモリからプログラムをロードしながら処理を実行す
る信号処理プロセッサに設けられ数ステップのプログラ
ムをロードするインストラクションメモリをいくつかの
バンクに分割し、前記バンクの１つをプログラムのロー
ドを司どるＤＭＡ回路の命令エリアに割り当て、前記バ
ンクのプログラムを前記信号処理プロセッサが実行を終
了する毎にＤＭＡ命令を実行する構成である。
る信号処理プロセッサに設けられ数ステップのプログラ
ムをロードするインストラクションメモリをいくつかの
バンクに分割し、前記バンクの１つをプログラムのロー
ドを司どるＤＭＡ回路の命令エリアに割り当て、前記バ
ンクのプログラムを前記信号処理プロセッサが実行を終
了する毎にＤＭＡ命令を実行する構成である。
また、本発明のインストラクションメモリ制御方式は、
外部メモリからプログラムをロードしながら処理を実行
する信号処理プロセッサに設けられたインストラクショ
ンメモリに分岐先の無い数ステップのプログラムをロー
ドする第１のインストラクションメモリバンクと分岐先
の有る数ステップのプログラムをロードする第２のイン
ストラクションメモリバンクとプログラムのロード制御
を司どるＤＭＡ回路の命令エリアとを設け、前記第１及
び第２のインストラクションメモリの前記バンクのいず
れのプログラムを前記信号処理プロセッサが実行を終了
する毎にＤＭＡ命令を実行する構成である。
外部メモリからプログラムをロードしながら処理を実行
する信号処理プロセッサに設けられたインストラクショ
ンメモリに分岐先の無い数ステップのプログラムをロー
ドする第１のインストラクションメモリバンクと分岐先
の有る数ステップのプログラムをロードする第２のイン
ストラクションメモリバンクとプログラムのロード制御
を司どるＤＭＡ回路の命令エリアとを設け、前記第１及
び第２のインストラクションメモリの前記バンクのいず
れのプログラムを前記信号処理プロセッサが実行を終了
する毎にＤＭＡ命令を実行する構成である。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す構成図であり、１は信
号処理プロセッサ（ＤＳＰ）、２はインストラクション
メモリ、３はＤＭＡ回路、４は外部メモリ、である、信
号処理プロセッサ１はインストラクタ１ンメモリ２の命
令に従いｌクロックサイクルで処理を実行するものであ
る。外部メモリ４は信号処理に必要なプログラムを格納
するものであり、−例として第２図に示した動画符号化
処理を実行するプログラムを第２図に示す空間に格納す
る。第２図に示したアルゴリズムは差分処理等の各タス
クに分解できる。これらのタスクを外部メモリ４の各バ
ンクＥＯ−Ｅ６に割り当てる。インストラクションメモ
リ２は信号処理プロセッサ１に内蔵され、内部構造はＤ
ＭＡ管理部バンパンＯ〜Ｉ３の５バンクから構成される
。バンク１０〜工３は外部メモリ４からプログラムをＤ
ＭＡ転送されるエリアであり、ＤＭＡ管理部はＤＭＡ命
令、ＤＭＡソースバンク（外部メモリ）、ＤＭＡデステ
ィネーションバンク（インストラクションメモリ）、実
行開始バンクを記述する。ＤＭＡ回路３はカウンタ等で
構成され、インストラクションメそす２のＤＭＡ管理命
令に従い外部メモリ４のバンクＥＯ〜Ｅ６のフログラム
をインストラクションメモリ２のバンクＩＯ〜Ｉ３に転
送制御を行なう。
号処理プロセッサ（ＤＳＰ）、２はインストラクション
メモリ、３はＤＭＡ回路、４は外部メモリ、である、信
号処理プロセッサ１はインストラクタ１ンメモリ２の命
令に従いｌクロックサイクルで処理を実行するものであ
る。外部メモリ４は信号処理に必要なプログラムを格納
するものであり、−例として第２図に示した動画符号化
処理を実行するプログラムを第２図に示す空間に格納す
る。第２図に示したアルゴリズムは差分処理等の各タス
クに分解できる。これらのタスクを外部メモリ４の各バ
ンクＥＯ−Ｅ６に割り当てる。インストラクションメモ
リ２は信号処理プロセッサ１に内蔵され、内部構造はＤ
ＭＡ管理部バンパンＯ〜Ｉ３の５バンクから構成される
。バンク１０〜工３は外部メモリ４からプログラムをＤ
ＭＡ転送されるエリアであり、ＤＭＡ管理部はＤＭＡ命
令、ＤＭＡソースバンク（外部メモリ）、ＤＭＡデステ
ィネーションバンク（インストラクションメモリ）、実
行開始バンクを記述する。ＤＭＡ回路３はカウンタ等で
構成され、インストラクションメそす２のＤＭＡ管理命
令に従い外部メモリ４のバンクＥＯ〜Ｅ６のフログラム
をインストラクションメモリ２のバンクＩＯ〜Ｉ３に転
送制御を行なう。
次に、このように構成されたインストラクションメモリ
の制御動作を第２図に示した動画符号化アルゴリズムを
例にとり説明する。第２図の符号化処理フローを第５図
に示す。差分、量子化の各タスクを処理した後、有効／
無効判定処理の結果により、有効の場合には逆量子化、
加算、フレームメモリ格納処理（ＦＭ）を行なう。無効
の場合は無効処理を行いスタートに戻る。処理開始時、
ＤＭＡシーケンスポインタ０（ＤＰＯ）が実行され、外
部メモリ４のバンクＥＯ（差分プログラム）がインスト
ラクションメモリ２のバンクＩＯに格納され、バンクＥ
ｌ（量子化プログラム）がパンクエ１に格納される。Ｄ
ＰＯの示すＤＭＡ命令１３０がＤＭＡ回路３に入力され
る。ＤＭＡ回路は命令１３０の内容を解釈し、ＤＭＡア
ドレス１１０を発生する。ＤＭＡアドレス１１０の示す
データ１００が外部メモリ４から転送され、インストラ
クションメモリ２に転送データ１２０を格納する。ＤＭ
Ａ転送が終了すると、信号処理プロセッサ１はＤＰＯの
示すＥＸＥバンク（工０）、つまり差分プログラムを実
行する。信号処理プロセッサ１がパンクエ０の処理を終
了した時点で、制御権がＤＭＡ管理部に移り、ＤＰＩの
命令をＤＭＡ回路３に指令し、バンクＥ２（有効／無効
判定）をパンクエ０にロードすると同時に、ＤＰＩの示
すＥＸＥバンク（１１）、つまり量子化プログラムの実
行を開始する。同様に、パンクエ１の処理が終了した時
点で、Ｅ３（逆量子化プログラム）を工２に、かつＥ６
（無効処理プログラム）を工３にロードし、バンクＩＯ
（有効／無効判定）を開始する。有効／無効判定の結果
により、有効の場合ＤＰ＝４．無効の場合ＤＰ＝８にし
て、ＤＭＡ回路３に命令する。ＤＰ４の命令はＥ４（加
算プログラム）をＩＯにロードし、Ｉ２ （逆量子化プ
ログラム）を実行する命令が記述され、ＤＰ８にはＥＯ
Ｃ差分プログラム）をＩＯにロードし、Ｉ３（無効処理
プログラム）を実行する命令が記述されている。以下同
様にして、第５図の処理が実行される。表１に第５図の
フローを実現するＤＭＡ命令を示す。
の制御動作を第２図に示した動画符号化アルゴリズムを
例にとり説明する。第２図の符号化処理フローを第５図
に示す。差分、量子化の各タスクを処理した後、有効／
無効判定処理の結果により、有効の場合には逆量子化、
加算、フレームメモリ格納処理（ＦＭ）を行なう。無効
の場合は無効処理を行いスタートに戻る。処理開始時、
ＤＭＡシーケンスポインタ０（ＤＰＯ）が実行され、外
部メモリ４のバンクＥＯ（差分プログラム）がインスト
ラクションメモリ２のバンクＩＯに格納され、バンクＥ
ｌ（量子化プログラム）がパンクエ１に格納される。Ｄ
ＰＯの示すＤＭＡ命令１３０がＤＭＡ回路３に入力され
る。ＤＭＡ回路は命令１３０の内容を解釈し、ＤＭＡア
ドレス１１０を発生する。ＤＭＡアドレス１１０の示す
データ１００が外部メモリ４から転送され、インストラ
クションメモリ２に転送データ１２０を格納する。ＤＭ
Ａ転送が終了すると、信号処理プロセッサ１はＤＰＯの
示すＥＸＥバンク（工０）、つまり差分プログラムを実
行する。信号処理プロセッサ１がパンクエ０の処理を終
了した時点で、制御権がＤＭＡ管理部に移り、ＤＰＩの
命令をＤＭＡ回路３に指令し、バンクＥ２（有効／無効
判定）をパンクエ０にロードすると同時に、ＤＰＩの示
すＥＸＥバンク（１１）、つまり量子化プログラムの実
行を開始する。同様に、パンクエ１の処理が終了した時
点で、Ｅ３（逆量子化プログラム）を工２に、かつＥ６
（無効処理プログラム）を工３にロードし、バンクＩＯ
（有効／無効判定）を開始する。有効／無効判定の結果
により、有効の場合ＤＰ＝４．無効の場合ＤＰ＝８にし
て、ＤＭＡ回路３に命令する。ＤＰ４の命令はＥ４（加
算プログラム）をＩＯにロードし、Ｉ２ （逆量子化プ
ログラム）を実行する命令が記述され、ＤＰ８にはＥＯ
Ｃ差分プログラム）をＩＯにロードし、Ｉ３（無効処理
プログラム）を実行する命令が記述されている。以下同
様にして、第５図の処理が実行される。表１に第５図の
フローを実現するＤＭＡ命令を示す。
表 Ｉ ＤＭＡ命令
第１図は本発明の一実施例を示す構成図、第２図、第３
図、第４図及び第５図は本発明を説明するための図であ
る。 ｌ・・・・・・信号処理プロセッサ、２・・・・・・イ
ンストラクションメモリ、３・・・・・・ＤＭＡ回路、
４・・・・・・外部メモリ。
図、第４図及び第５図は本発明を説明するための図であ
る。 ｌ・・・・・・信号処理プロセッサ、２・・・・・・イ
ンストラクションメモリ、３・・・・・・ＤＭＡ回路、
４・・・・・・外部メモリ。
Claims (1)
- 【特許請求の範囲】 １、外部メモリからプログラムをロードしながら処理を
実行する信号処理プロセッサに設けられた数ステップの
プログラムをロードするインストラクションメモリをい
くつかのバンクに分割し、前記バンクの１つをプログラ
ムのロードを司どるＤＭＡ回路の命令エリアに割り当て
、前記バンクのプログラムを前記信号処理プロセッサが
実行を終了する毎にＤＭＡ命令を実行することを特徴と
するインストラクションメモリ制御方式。 ２、外部メモリからプログラムをロードしながら処理を
実行する信号処理プロセッサに設けられたインストラク
ションメモリに分岐先の無い数ステップのプログラムを
ロードする第１のインストラクションメモリバンクと分
岐先の有る数ステップのプログラムをロードする第２の
インストラクションメモリバンクとプログラムのロード
制御を司どるＤＭＡ回路の命令エリアとを設け、前記第
１及び第２のインストラクションメモリの前記バンクの
いずれかのプログラムを前記信号処理プロセッサが実行
を終了する毎にＤＭＡ命令を実行することを特徴とする
インストラクションメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6645590A JPH03265932A (ja) | 1990-03-15 | 1990-03-15 | インストラクションメモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6645590A JPH03265932A (ja) | 1990-03-15 | 1990-03-15 | インストラクションメモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03265932A true JPH03265932A (ja) | 1991-11-27 |
Family
ID=13316264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6645590A Pending JPH03265932A (ja) | 1990-03-15 | 1990-03-15 | インストラクションメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03265932A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005086485A1 (ja) * | 2004-03-09 | 2005-09-15 | Matsushita Electric Industrial Co., Ltd. | 符号化データ復号装置 |
-
1990
- 1990-03-15 JP JP6645590A patent/JPH03265932A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005086485A1 (ja) * | 2004-03-09 | 2005-09-15 | Matsushita Electric Industrial Co., Ltd. | 符号化データ復号装置 |
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