JPH058451B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、マイクロプログラム等の実行順序制
御を行うシーケンス制御装置に係り、特に多重ネ
ストするDOループ処理に好適なハードウエア構
成に関する。

〔発明の背景〕

本発明が対象とするプロセツサーの一例とし
て、マイクロプロセツサの内部構成を第３図に示
す。第３図において、１０はマイクロプログラム
の流れを制御するシーケンサ部、２０はマイクロ
プログラムが格納されているマイクロプログラム
メモリ部、３０はマイクロプログラムメモリ部２
０の１マイクロ命令を一時的に格納するレジスタ
部、４０は主に演算を実行する演算部である。レ
ジスタ部３０のマイクロ命令は、シーケンサ部１
０の動作を制御するシーケンサ命令SIと演算部４
０の動作を制御する演算実行命令AIとで構成さ
れる。ADRはシーケンサ部１０が出力するマイ
クロプログラムメモリ部２０のアドレス、MIは
アドレスADRで選択されたメモリ部２０の中の
１マイクロ命令、STSは演算部４０の実行状態、
例えばキヤリー、オーバフロー或いは正／負等を
表わすステータス、DTはシーケンサ部１０内に
情報をセツトするためのデータである。こゝで、
本発明はシーケンサ部１０に係わる。

第４図はシーケンサ部１０の従来の構成例を示
したものである。第４図において、４０１はデコ
ーダであり、コード化されたシーケンサ命令SIを
デコードしてシーケンサ部１０の内部ハードウエ
アの制御信号を生成する。４０２はレジスタであ
り、レジスタ部３０にセツトされたマイクロ命令
MI（現実行マイクロ命令）のマイクロプログラム
メモリ部２０上のアドレスを加算器４０３でイン
クリメント（＋１）した結果（次の実行マイクロ
命令のアドレス）を格納する。４０４はLIFO
（Last In First Out）構造をとるスタツク、４０
５は−１する減算器、４０６は減算器４０５でデ
クリメントした結果を格納するカウントレジス
タ、４０７はカウントレジスタ４０６の内容がゼ
ロであることを検出するゼロ検出器、４０８，４
０９はセレクタである。セレクタ４０８は演算部
４０のデータDT（ループ回数）あるいは減算器
４０５の出力のいずれかを選択し、セレクタ４０
９はデータDT（ジヤンプ先アドレス）、あるいは
レジスタ４０２、スタツク４０４の出力のいずれ
かを選択する。セレクタ４０９の出力がアドレス
ADRとしてマイクロプログラムメモリ部２０に
与えられ、次に実行すべきマイクロ命令MIがメ
モリ部２０より読み出される。

第４図の従来のシーケンサ部を用いた場合のル
ープ制御の一例を第５図及び第６図を用いて説明
する。

第５図はシーケンサ命令SIの流れ（ステツプ
S0〜S10）を表わしたもので、LOOP命令（S7）
によつてｎ回ループする場合を示している。通
常、DOループ処理を実行するには、第５図に示
した様に前処理（S1、S2）が必要となる。ステ
ツプS1はカウントレジスタ（CNT）４０６への
ループ回数ｎのセツト処理、ステツプS2はルー
プするためのリターンアドレス（Next ADR）
のスタツク（STK）４０４への退避（PUSH）
である。このステツプS2におけるPUSH動作は、
レジスタ（NPC）４０２の値のスタツク４０４
への退避処理を実行することである。こゝで、レ
ジスタ４０２の値は、現在のアドレスADRに１
を加算器４０３で加算した結果である次のアドレ
スを指している。従つて、スタツク４０４に入る
内容は、ステツプS3のアドレスの値となる。ま
た、ステツプS7のLOOP命令は、ソフトウエア的
に記述すると第６図の如く表わすことができる。
すなわち、カウントレジスタ（CNT）４０６の
内容をチエツクし、もし、内容がゼロでなけれ
ば、カウントレジスタ４０６の内容を−１し、セ
レクタ４０９はスタツク（STK）４０４を選択
し、アドレスADRはステツプS3のアドレス
（（Next ADR：NPC）の値となる。従つて、次
のマイクロ命令MIによる実行は再びステツプS3
からとなるループを行うことになる。カウントレ
ジスタ（CNT）４０６の内容がゼロとなると、
スタツク（STK）４０４を戻して（POP）、セレ
クタ４０９は次に実行するマイクロアドレスが格
納されているレジスタ（NPC）４０２を選択し、
ステツプS8の実行に入る。

この様に、第４図に示した従来のシーケンサ部
では１つのカウントレジスタ４０６を用いてDO
ループ処理の制御を行つている。

ところで、第７図に示すような矩形画像の描画
処理を考えると、多重ネスト処理、すなわち多重
DOループ処理が必要となる。第７図において、
７０１は画像領域、７０２は画像を描画する描画
領域、ｌは描画する画像データの１ラスタ分の展
開ワード数、ｍは展開ラスタ数、ｎはワード単位
のビツト数である。この様に、１ラスタがｌワー
ド（ｎビツト／１ワード）のひも状の画像データ
をｍラスタ分展開して矩形画像を描画するには、
第８図に示す様にDOループ処理は必然的に多重
構成をとらざるを得ない。第８図において、ステ
ツプP1はラスタ単位の先頭アドレス算出処理、
ステツプP2はメモリアクセス（リード）処理、
ステツプP3は例えばビツト単位の演算処理、ス
テツプP4はメモリアクセス（ライト）及び次に
アクセスするワードアドレス算出処理であり、ス
テツプLP1はｎビツトのデータ処理をワード単位
で管理する３ビツト判定、ステツプLP2はｌワー
ド分のメモリアクセス処理をラスタ単位で管理す
るワード判定、ステツプLP3はｌワードで構成さ
れた展開データのｍラスタ分展開管理を行うラス
タ判定である。

この様に２次元で構成される画像データを展開
するには、各ビツト、ワード、及びラスタ単位に
処理の分割、構造化を図つた多重DOループ制御
によるプログラミングが通常用いられている。

しかし、従来のシーケンサ部は、第４図で示し
た様にDOループを制御するためのカウントレジ
スタ（CNT）が１つのため、上述した多重DOル
ープ処理を実現しようとすると、第９図の如く、
複雑なループ管理のための処理構成をとる必要が
ある。第９図において、IM１〜IM３は外部メモ
リに配置された各ループ回数の初期値ｌ、ｍ、ｎ
を格納するメモリ部、TM１、TM２は各ループ
回数ｌ、ｍのカウント経過値l′、m′を格納するカ
ウントメモリ部（初期値としてはl′＝ｌ、m′＝ｍ
となつている）である。P1〜P4及びLP1〜LP3
は第８図と同様であり、S1はメモリIM３からル
ープ回数ｎをリードする処理ステツプ、S2はス
テツプS1でリードしたループ回数ｎをCNTに格
納するステツプ、S3はメモリTM１からループ経
過値l′をリードする処理ステツプ、S4はステツプ
S3でリードした経過値l′をCNTに格納するステ
ツプ、S5はCNTに残る経過値l′をメモリTM１に
退避するステツプ、S6はメモリTM２からループ
経過値m′をリードする処理ステツプ、S7はステ
ツプS6でリードした経過値m′をCNTに格納する
ステツプ、S8はCNTに残る経過値m′のメモリ
TM２への退避及びメモリIMIにあるループ初期
値ｌをメモリTM２へ転送して再設定するステツ
プである。

以上述べたように、従来のシーケンサ構成で
は、多重ループ処理を実現するうえで次のような
欠点がある。

(1) ループ管理が複雑となり、且つ処理ステツプ
数が増加する。

(2) 上記増加分のステツプはその殆んどが外部メ
モリアクセスのため、マルチプロセツサ構成を
意識した場合、バス負荷が重くなりバス効率が
低下する。

(3) 上記(2)の欠点を補うため内部レジスタ等を用
いた場合には、多重DOループ処理終了までは
内部レジスタはリザーブとなり、従つて本来の
演算或いはデータ処理等でのレジスタ使用が不
可能となる。

なお、この種の処理を行う装置として関連のあ
るものとしては、ADVANCED
MICRODEVICES社のMicroprogram
Sequencer Am 2912等が挙げられる。

また、例えば、特開昭60−20242号公報には、
リターンアドレス用のスタツクメモリとは別にル
ープ回数用のスタツクメモリを用意して、多重
DOループ制御の処理ステツプ数を短縮すること
が記載されているが、二つのスタツクメモリを独
立に持つ必要があるため、ハードウエアの複雑化
は免れない。

〔発明の目的〕

本発明の目的は、マイクロプログラム等の実行
順序制御を行うシーケンス制御装置において、多
重DOループ制御を簡単なハードウエアの追加で
実現することにある。

〔発明の概要〕

多重DOループ処理は、例えば内側のループか
ら外側のループに処理が移行する場合、ループの
途中で移行することは無く、シーケンシヤルな処
理の移行を行う。すなわち、多重ループ制御に必
要な情報はスタツク操作で管理可能である。ま
た、ループ処理に必要な情報は、ループするため
のリターンアドレスとループ回数の２つの情報が
対で必要となる。さらに、ループ内の処理は、通
常、その中で処理がクローズされていることが前
提となつている。

このような点に着目して、本発明の実施例で
は、従来のようにループ処理のためのカウントレ
ジスタを独立に持つことはせず、通常のスタツク
に更に２つのレジスタを追加して、上記２つのル
ープ処理用の情報が格納できるようにする。そし
て、追加した２つのレジスタのうち、一方のレジ
スタには専用の減算器を設けてループカウントレ
ジスタ相当の専用レジスタとし、他方のレジスタ
はループのためのリターンアドレスを格納する専
用レジスタとする。スタツクと２つの追加したレ
ジスタは連動してLIFO（Last In First Out）構
成のスタツクとして動作させ、減算器に減算モー
ドと減算を実行しないパスモードの２つを持たせ
る。

〔発明の実施例〕 以下、本発明の一実施例を第１図及び第２図を
用いて説明する。

第１図は本発明によるループ制御部の一実施例
を示し、第４図のシーケンサ部１０においてスタ
ツク４０４に置き換つて用いられるものである。
第１図において、１０１はループのためのリター
ンアドレスを格納するためのレジスタ、１０２は
ループ回数を格納するレジスタ、１０３はレジス
タ１０２の内容から１を減ずる減算器、１０４は
スタツクであり、データの流れはスタツク１０４
及びレジスタ１０１，１０２を含めて全体として
LIFOを形成している。１０５はデータDT或い
はデータPD１の何れか一方を選択するセレクタ
で、SL１はセレクタ１０５の選択を指示する選
択信号である。また、１０６はデータPD１、デ
ータRA或いはデータPD２の何れか１つを選択
するセレクタで、SL２はセレクタ１０６の選択
を指示する選択信号である。MDは減算器１０３
が持つ減算モードと減算を実行しないパスモード
を指示するモード信号、LTCはレジスタ１０１，
１０２及びスタツク１０４へのデータラツチタイ
ミング信号である。

次に、第１図のハードウエア構成を用いた場合
の多重DOループ処理として、２重DOループ処
理を例に説明する。

第２図は２重DOループ処理における第１図の
動作例を示したもので、スタツク１０４及びレジ
スタ１０１，１０２を含むデータ格納エリアの深
さは１０としている。第２図において、SI１〜SI
９は第１図のループ制御部が存在するシーケンサ
部１０に対するシーケンサ命令SIの一部で、こゝ
では該ループ制御部に対する命令を示していると
する。SI１は外側のループ回数ｌをスタツクする
ための命令、SI２は外側のループリターンアドレ
スＡをスタツクするための命令、SI３は内側のル
ープ回数ｍをスタツクするための命令、SI４は内
側のループリターンアドレスＢをスタツクするた
めの命令である。SI５は内側のループを制御する
命令であり、その処理動作としては、レジスタ１
０２の内容がｍ≠０のときにはｍ＝ｍ−１を実行
して、レジスタ１０１にあるリターンアドレスＢ
の番地へループし、ｍ＝０のときループを完了し
て次の命令実行に移行する。このｍ＝０のとき
POP動作を同時に実行する。SI６は既に不用と
なつた内側のループ回数ｍ（＝０）をPOPする命
令で、次に実行すべき外側のループのための２つ
の制御情報（Ａ、ｌ）を各々レジスタ１０１，１
０２へセツトするための命令である。SI７は命令
SI５と同様に外側のループを制御する命令であ
り、レジスタ１０２の内容がｌ≠０のときにはｌ
＝ｌ−１を実行してレジスタ１０１の内容Ａをリ
ターンアドレスRAとしてループし、ｌ＝０のと
きにループを完了して次の命令実行に移行する。
また、このｌ＝０のとき、POP動作を同時に実
行する。SI８は、既に不用となる外側のループ回
数ｌ（＝０）をPOPする命令である。

以下、上記命令SI１〜SI９の各処理ステツプに
ついて、第１図のハードウエア構成と関連づけて
説明する。

命令SI１、SI２の処理ステツプでは、演算部４
０からデータDTとして与えられる外部のループ
処理を行う制御情報のループ回数ｌ、リターンア
ドレスＡをセレクタ１０５，１０６を介し、スタ
ツク１０４とシリアルに連結されているレジスタ
１０２，１０１に順次PUSHする。次の命令SI
３、SI４では、同様に演算部４０からデータDT
として与えられる内部のループ処理に必要なルー
プ回数ｍ、リターンアドレスＢをレジスタ１０
２，１０１にPUSHする。この時、レジスタ１０
２，１０１に格納されていたｌ、Ａは、減算器１
０３をそのまゝ素通りしてスタツク１０４に
PUSHされる。

次の命令SI5の処理ステツプでは、レジスタ１
０２の内容ｍをチエツクし、ｍ≠０のときは減算
器１０３を減算モードにしてｍ＝ｍ−１を実行
し、結果をセレクタ１０６を介してレジスタ１０
２に再格納すると共に、レジスタ１０１に格納さ
れているリターンアドレス（RA）Ｂの番地ヘル
ープする。本例の場合、自命令SI５の処理ステツ
プにループする。命令SI５をｍ回実行してレジス
タ１０２の内容ｍがゼロ（ZR）になると、内側
ループを抜け、次の命令SI６の処理ステツプに移
行する。この時、POP動作を同時に実行して、
レジスタ１０２の内容ｍ（たゞし、ｍ＝０）を減
算器１０３、セレクタ１０５の経路でレジスタ１
０１に格納し、スタツク１０４に格納されている
外側ループのリターンアドレスＡをセレクタ１０
６経由でレジスタ１０２に格納する。

次の命令SI６の処理ステツプでは、レジスタ１
０２の内容Ａを減算器１０３、セレクタ１０５の
経路でレジスタ１０１に格納し、スタツク１０４
に格納されている外側ループのループ回数ｌをセ
レクタ１０６経由でレジスタ１０２に格納する。

次の命令SI７の処理ステツプでは、レジスタ１
０２の内容ｌをチエツクし、ｌ≠０のときは減算
器１０３で−１して、結果をセレクタ１０６を介
してレジスタ１０２に再格納すると共に、レジス
タ１０１に格納されているリターンアドレスＡの
番地へループする。本例の場合、命令SI３の処理
ステツプにループする。外側ループの処理をｌ回
実行してレジスタ１０２の内容がゼロ（ZR）に
なると、外側ループも抜け、次の命令SI８の処理
ステツプに移行する。同時にPOP動作を実行し
て、レジスタ１０２のｌ（たゞし、ｌ＝０）を減
算器１０３、セレクタ１０５の経路でレジスタ１
０１に格納し、レジスタ１０１に格納されていた
内容Ａを捨てる。次の命令SI８の処理ステツプで
は、レジスタ１０１の内容をPOPし、命令SI９
に進む。

なお、第２図は２重DOループ処理の例である
が、３重、４重あるいはそれ以上のDOループ処
理についても同様であり、本実施例の構成では５
重DOループ処理まで可能である。

〔発明の効果〕

以上の説明から明らかな如く、本発明によれ
ば、次のような効果が達成される。

(1) 従来は困難であつた多重DOループ制御が簡
単なハードウエアの追加のみで可能となる。

(2) 従来のソフトウエアでサポートしていた多重
ループ制御（カウント経過値の退避等のソフト
ウエア処理）がハードウエアによりサポートさ
れるため、ループ管理が非常に簡単化される。

(3) メモリアクセスが不要となるため、マルチプ
ロセツサ構成としても、多重DOループ制御の
ために生じるバス効率が低下することはない。

(4) 従来のリターンアドレス用のスタツクメモリ
とループ回数用のスタツクメモリとをそれぞれ
独立に用意するものに比べ、ハードウエアの簡
単化は極めて顕著である。

【図面の簡単な説明】

第１図は本発明の一実施例の構成図、第２図は
第１図による動作例を示す図、第３図は本発明で
対象とするプロセツサの全体構成図、第４図は第
３図のシーケンサ部の従来の構成例を示す図、第
５図はシーケンサ命令の流れを示す図、第６図は
ループ命令の処理を説明する図、第７図は矩形画
像の描画処理を説明する図、第８図は第７図にお
ける多重DOループ処理を示す図、第９図は第８
図の多重DOループ処理を実現する従来例を示す
図である。 １０……シーケンサ部、２０……マイクロプロ
グラムメモリ部、３０……レジスタ部、４０……
演算部、１０１，１０２……レジスタ、１０３…
…減算器、１０４……スタツク。

Claims (1)

1. 【特許請求の範囲】 １ 多重DOループのプログラムの実行順序を制
   御するシーケンス制御装置において、 現実行中のループのリターンアドレスを保持す
   る第１レジスタ部と、現実行中のループのループ
   回数を保持する第２レジスタ部と、 １回のループの処理毎に前記第２レジスタ部の
   内容を減算して該第２レジスタ部に再設定する演
   算回路と、 現実行中以外のループのリターンアドレスとル
   ープ回数を対の形で保持するスタツクメモリと、 多重DOループ処理を行う際に、各ループのリ
   ターンアドレスとループ回数を第１及び第２レジ
   スタ部を通しスタツクメモリへプツシユして実行
   順に格納し、最初に実行すべきループのリターン
   アドレスとループ回数は前記第１及び第２レジス
   タ部に設定し、DOループ処理で前記第２レジス
   タ部の内容が零になる毎に、前記スタツクメモリ
   の内容をポツプして、次に実行すべきループのリ
   ターンアドレスとループ回数を前記第１及び第２
   レジスタ部に設定する手段と、 を有することを特徴とするシーケンス制御装置。