JPH03263331A - 自己整合型薄膜トランジスタの製造方法 - Google Patents
自己整合型薄膜トランジスタの製造方法Info
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- JPH03263331A JPH03263331A JP6364490A JP6364490A JPH03263331A JP H03263331 A JPH03263331 A JP H03263331A JP 6364490 A JP6364490 A JP 6364490A JP 6364490 A JP6364490 A JP 6364490A JP H03263331 A JPH03263331 A JP H03263331A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔概 要〕
液晶表示装置等の画素駆動に用いる自己整合型薄膜トラ
ンジスタの製造方法に関し、 リフトオフ工程を不要化した自己整合型薄膜トランジス
タの製造方法を提供することを目的とし、透明絶縁性基
板上に非透光性のゲート電極と、その上にゲート絶縁膜
と動作半導体層を積層した後、該動作半導体層上に前記
ゲート電極に自己整合した保護絶縁膜を形成する工程と
、該保護絶縁膜上を含む前記動作半導体層上に電極金属
膜を成膜した後、その上に平坦化膜を形成する工程と、
該平坦化膜の表面層を除去して前記保護絶縁膜頂部の電
極金属膜を露出させ、次いで該露出した電極金属膜を除
去して、ソース電極とドレイン電極間を分離する工程を
含む構成とする。 〔産業上の利用分野〕 本発明は、液晶表示装置等の画素駆動に用いる自己整合
型薄膜トランジスタの製造方法に関する。 上記画素駆動用の薄膜トランジスタは、画素占有率を極
力大きく保つためにサイズが小さいことが要求され、こ
れを実現するためには、ゲート電極をフォトマスクとす
る背面露光により、ソース・ドレイン電極を自己整合的
に形成する製造方法を用いることが必須である。 〔従来の技術〕 従来は、この自己整合型薄膜トランジスタを得るため、
第３図に示すように、ガラス基板の背面からの露光を含
む工程を用いて、パターンを形成していた。以下同図を
参照して、従来の製造方法を説明する。なお、同図（ｅ
）〜い）は、それぞれ（ａ）〜（ｄ）のＡ−Ａ矢視部断
面を示す図である。
ンジスタの製造方法に関し、 リフトオフ工程を不要化した自己整合型薄膜トランジス
タの製造方法を提供することを目的とし、透明絶縁性基
板上に非透光性のゲート電極と、その上にゲート絶縁膜
と動作半導体層を積層した後、該動作半導体層上に前記
ゲート電極に自己整合した保護絶縁膜を形成する工程と
、該保護絶縁膜上を含む前記動作半導体層上に電極金属
膜を成膜した後、その上に平坦化膜を形成する工程と、
該平坦化膜の表面層を除去して前記保護絶縁膜頂部の電
極金属膜を露出させ、次いで該露出した電極金属膜を除
去して、ソース電極とドレイン電極間を分離する工程を
含む構成とする。 〔産業上の利用分野〕 本発明は、液晶表示装置等の画素駆動に用いる自己整合
型薄膜トランジスタの製造方法に関する。 上記画素駆動用の薄膜トランジスタは、画素占有率を極
力大きく保つためにサイズが小さいことが要求され、こ
れを実現するためには、ゲート電極をフォトマスクとす
る背面露光により、ソース・ドレイン電極を自己整合的
に形成する製造方法を用いることが必須である。 〔従来の技術〕 従来は、この自己整合型薄膜トランジスタを得るため、
第３図に示すように、ガラス基板の背面からの露光を含
む工程を用いて、パターンを形成していた。以下同図を
参照して、従来の製造方法を説明する。なお、同図（ｅ
）〜い）は、それぞれ（ａ）〜（ｄ）のＡ−Ａ矢視部断
面を示す図である。
【第３図（ａ）、 （ｅ）参照】
まず、ガラス基板１上に金属膜からなる非透光性のゲー
ト電極Ｇを形成し、その上にゲート絶縁膜２と動作半導
体層３と保護絶縁膜４を形成する。
ト電極Ｇを形成し、その上にゲート絶縁膜２と動作半導
体層３と保護絶縁膜４を形成する。
次いで上述の背面露光により、ゲート電極Ｇに自己整合
したレジスト膜５を形成する。
したレジスト膜５を形成する。
【同図（ｃ）、 （ｇ）参照】
上記レジスト膜５をマスクとして、保護絶縁膜４の露出
部を除去した後、電極金属膜２を形成する。
部を除去した後、電極金属膜２を形成する。
次いで、上記マスクとして用いたレジスト膜５を除去し
て、その上部に付着した電極金属膜６をリフトオフする
ことにより、ソース電極Ｓとドレイン電極り間を分離す
る。 〔発明が解決しようとする課題〕 上記従来の製造方法では、ソース電極Ｓとドレイン電極
りの間を分離するためにリフトオフ工程が必要であるが
、この工程ではリフトオフされた金属片が工程中に基板
表面に付着し、次の工程でのバターニングの際の塵とな
る問題があった。 本発明は、リフトオフ工程を不要化した自己整合型薄膜
トランジスタの製造方法を提供することを目的とする。 〔課題を解決するための手段〕 第１図に本発明の構成を示す。なお同図（ｅ）〜山）は
それぞれ（ａ）〜（ｄ）のＢ−Ｂ矢視部断面を示す図で
ある。 透明絶縁性基板１上に非透光性のゲート電極Ｇを形成し
、次いでゲート絶縁膜２．動作半導体層３、保護絶縁膜
４を形成した後、背面露光法により上記ゲート電極Ｇに
自己整合したレジスト膜５を形成する〔第１図（ａ）、
（ｅ）参照〕。そして、このレジスト膜５をマスクと
して保護絶縁膜４の露出部を除去する。ここまでの工程
は従来の製造方法と変わるところはない。 このあと、上記レジスト膜５を除去し、電極金属膜７を
形成し、更に、平坦化膜８を形成する〔第１図（ハ）、
（ｆ）参照〕。 次いで、上記平坦化膜８に均一エツチングを施し、保護
絶縁膜４頂部の電極金属膜７を露出させる〔第１図（Ｃ
）、（濁参照〕。 この露出した電極金属膜７を除去する〔第１図（ｄｌ
（ｈ）参照〕。 本発明では以上の工程により、ソース電極Ｓとドレイン
電極りの間が分離され、しかもその位置関係は（ａ）で
ゲート電極に自己整合的に形成したレジスト膜５で規定
されるので、煩雑な位置合わせ作業を行なうことなく、
正確かつ容易に制御できる。 〔作 用〕 本発明の製造方法によれば、リフトオフを行なわないの
で、リフトオフされ金属片が工程中に基板表面に付着し
、バターニングの際の塵となるような事が無くなるので
、バターニング欠陥を無くすることができる。 〔実 施 例〕 以下本発明の一実施例を図面により説明する。 第２図（ａ）〜（Ｘ）は上記一実施例を示す図で、同図
（ｍ）〜（Ｘ）は、それぞれ（ａ） 〜（１）のＣ−Ｃ
矢視部断面を示す。
て、その上部に付着した電極金属膜６をリフトオフする
ことにより、ソース電極Ｓとドレイン電極り間を分離す
る。 〔発明が解決しようとする課題〕 上記従来の製造方法では、ソース電極Ｓとドレイン電極
りの間を分離するためにリフトオフ工程が必要であるが
、この工程ではリフトオフされた金属片が工程中に基板
表面に付着し、次の工程でのバターニングの際の塵とな
る問題があった。 本発明は、リフトオフ工程を不要化した自己整合型薄膜
トランジスタの製造方法を提供することを目的とする。 〔課題を解決するための手段〕 第１図に本発明の構成を示す。なお同図（ｅ）〜山）は
それぞれ（ａ）〜（ｄ）のＢ−Ｂ矢視部断面を示す図で
ある。 透明絶縁性基板１上に非透光性のゲート電極Ｇを形成し
、次いでゲート絶縁膜２．動作半導体層３、保護絶縁膜
４を形成した後、背面露光法により上記ゲート電極Ｇに
自己整合したレジスト膜５を形成する〔第１図（ａ）、
（ｅ）参照〕。そして、このレジスト膜５をマスクと
して保護絶縁膜４の露出部を除去する。ここまでの工程
は従来の製造方法と変わるところはない。 このあと、上記レジスト膜５を除去し、電極金属膜７を
形成し、更に、平坦化膜８を形成する〔第１図（ハ）、
（ｆ）参照〕。 次いで、上記平坦化膜８に均一エツチングを施し、保護
絶縁膜４頂部の電極金属膜７を露出させる〔第１図（Ｃ
）、（濁参照〕。 この露出した電極金属膜７を除去する〔第１図（ｄｌ
（ｈ）参照〕。 本発明では以上の工程により、ソース電極Ｓとドレイン
電極りの間が分離され、しかもその位置関係は（ａ）で
ゲート電極に自己整合的に形成したレジスト膜５で規定
されるので、煩雑な位置合わせ作業を行なうことなく、
正確かつ容易に制御できる。 〔作 用〕 本発明の製造方法によれば、リフトオフを行なわないの
で、リフトオフされ金属片が工程中に基板表面に付着し
、バターニングの際の塵となるような事が無くなるので
、バターニング欠陥を無くすることができる。 〔実 施 例〕 以下本発明の一実施例を図面により説明する。 第２図（ａ）〜（Ｘ）は上記一実施例を示す図で、同図
（ｍ）〜（Ｘ）は、それぞれ（ａ） 〜（１）のＣ−Ｃ
矢視部断面を示す。
【第２図（ａ）、（ホ）参照】
ガラス基板１上に、スパッタリング法でチタン（Ｔｉ）
膜を約２０ｎｍの厚さに成膜した後、ＣＦ４系のブラス
マエッチング法を用いて、このＴｉ膜の不要部を除去し
て、ゲート電極Ｇを形成する。
膜を約２０ｎｍの厚さに成膜した後、ＣＦ４系のブラス
マエッチング法を用いて、このＴｉ膜の不要部を除去し
て、ゲート電極Ｇを形成する。
次いで、Ｐ−ＣＶＤ（化学気相成長）法によりＳｉＮ膜
２．ａ−３ｔ層３および５ｉＯｚ膜４を連続して形成す
る。
２．ａ−３ｔ層３および５ｉＯｚ膜４を連続して形成す
る。
【同図（Ｃ）、 （０）参照】
上記５ｉＯ７膜４上にポジ型のレジストを塗布し、これ
にガラス基板ｌ裏面よりゲート電極Ｇをマスクとして管
面露光を行ない、図示したようにゲート電極Ｇに自己整
合したレジスト膜５を形成する。
にガラス基板ｌ裏面よりゲート電極Ｇをマスクとして管
面露光を行ない、図示したようにゲート電極Ｇに自己整
合したレジスト膜５を形成する。
このレジスト膜５をマスクとして、弗酸系のエツチング
液で処理することにより、上記Ｓｉｎ。 膜４の露出部を除去し、その除去跡にａ−３ｔ層３の表
面を露出させる。
液で処理することにより、上記Ｓｉｎ。 膜４の露出部を除去し、その除去跡にａ−３ｔ層３の表
面を露出させる。
このあと、マスクとして用いたレジスト膜５を除去する
。
。
次いで、電極金属膜としてのＡｆｆｉ膜７を形成する。
次いでその上に、平坦化用のポリイミド膜８を塗布する
。
。
次いで、上記ポリイミド膜を酸素（０２）プラズマを用
いて、保護絶縁膜４頂部上のＡＩ！、膜７が露出するま
で、均一にエツチングを行う。
いて、保護絶縁膜４頂部上のＡＩ！、膜７が露出するま
で、均一にエツチングを行う。
この露出したＡ／２膜７を燐酸でエツチング除去して、
Ａｌ成膜をゲート電極Ｇの直上部で分離する。
Ａｌ成膜をゲート電極Ｇの直上部で分離する。
次いで、レジスト膜（図示せず）をマスクとして素子分
離を行う。即ち、Ａｆｆｉ膜７を燐酸で、ａＳｉ層ｌを
塩素系ガス（例えばＣＣ１４）によるプラズマエッチで
その不要部を除去し、ＳｉＮ膜２の表面でエツチングを
止める選択エツチングを行う。これにより、ソース電極
Ｓおよびドレイン電極りのパターンが形威され、薄膜ト
ランジスタが完成する。
離を行う。即ち、Ａｆｆｉ膜７を燐酸で、ａＳｉ層ｌを
塩素系ガス（例えばＣＣ１４）によるプラズマエッチで
その不要部を除去し、ＳｉＮ膜２の表面でエツチングを
止める選択エツチングを行う。これにより、ソース電極
Ｓおよびドレイン電極りのパターンが形威され、薄膜ト
ランジスタが完成する。
【同図（２）、（ロ）参照】
次いで、酸素プラズマによりポリイミド膜８の一部を除
去して、電極接続用のコンタクト穴９を開口し、このコ
ンタクト穴９の底部にＡＩ！、膜７の表面を露出させる
。
去して、電極接続用のコンタクト穴９を開口し、このコ
ンタクト穴９の底部にＡＩ！、膜７の表面を露出させる
。
次いで、同じくポジレジストにより画素電極用のリフト
オフパターンを形成後、スパッタリングにて透明ＩＴＯ
からなる画素電極Ｅを形威し、更に、ドレインバスＤＢ
を形成する。 以上述べた本実施例の薄膜トランジスタの製造方法によ
れば、リフトオフ工程を使用することなく、自己整合型
の薄膜トランジスタを製作可能となる。従って、良好な
位置合わせ精度を保ち、かつ、作業は容易であり、しか
も、リフトオフによる金属片の発生がないので、これの
付着による不良が発生することはない。 〔発明の効果〕 以上説明した如く本発明によれば、エツチングにより微
細な自己整合型薄膜トランジスタが形成出来るので、バ
ターニング不良を無くすることができ、表示品質ととも
に製造歩留りが向上する。
オフパターンを形成後、スパッタリングにて透明ＩＴＯ
からなる画素電極Ｅを形威し、更に、ドレインバスＤＢ
を形成する。 以上述べた本実施例の薄膜トランジスタの製造方法によ
れば、リフトオフ工程を使用することなく、自己整合型
の薄膜トランジスタを製作可能となる。従って、良好な
位置合わせ精度を保ち、かつ、作業は容易であり、しか
も、リフトオフによる金属片の発生がないので、これの
付着による不良が発生することはない。 〔発明の効果〕 以上説明した如く本発明によれば、エツチングにより微
細な自己整合型薄膜トランジスタが形成出来るので、バ
ターニング不良を無くすることができ、表示品質ととも
に製造歩留りが向上する。
第１図は本発明の構成説明図、
第２図は本発明一実施例説明図、
第３図は従来の問題点の説明図である。
図において、ｌは透明絶縁性基板（ガラス基板）、２は
ゲート絶縁膜（ＳｉＮ膜）、３は動作半導体層（ａ−３
ｔ層）、４は保護絶縁膜（ＳｉＯｚ膜）、５はレジスト
膜、７は電極金属膜（Ａｆｆ膜）、８は平坦化膜（ポリ
イミド膜）、Ｇはゲート０ 電極、 Ｓはソース電極、 Ｄはドレイン電極、 Ｅは 画素電極を示す。 ９７ 手続補正書（自発） 平底２年 ８月 ７日 １、事件の表示 平成２年特許間第 ６３６４４号 ２、発明の名称 自己整合型薄膜トランジスタの製造方法３、補正をする
者 事件との関係 特許出願人 住 所 神奈川県用崎市中原区上小田中１０１５番地（
５２２）名称冨士通株式会社 ４、代理人 住 所 神奈川県用崎市中原区上小田中１０１５番地７
、補正の対象 （１） 明細書の「発明の詳細な説明」の欄８、補正
の内容 （１）明細書の第９頁１６行と１７行の間に次の文章を
挿入する。 「なお、上記実施例では、ゲート電極に自己整合したレ
ジスト膜５を電極金属膜（ＡＩ！、膜）７の形成前に除
去しているが、該レジスト膜は、前述の第２図（ｉ）（
ｔＪ）に示す工程における露出したＡｆｆｉ膜７の除去
後に除去するようにしても構わない。」
ゲート絶縁膜（ＳｉＮ膜）、３は動作半導体層（ａ−３
ｔ層）、４は保護絶縁膜（ＳｉＯｚ膜）、５はレジスト
膜、７は電極金属膜（Ａｆｆ膜）、８は平坦化膜（ポリ
イミド膜）、Ｇはゲート０ 電極、 Ｓはソース電極、 Ｄはドレイン電極、 Ｅは 画素電極を示す。 ９７ 手続補正書（自発） 平底２年 ８月 ７日 １、事件の表示 平成２年特許間第 ６３６４４号 ２、発明の名称 自己整合型薄膜トランジスタの製造方法３、補正をする
者 事件との関係 特許出願人 住 所 神奈川県用崎市中原区上小田中１０１５番地（
５２２）名称冨士通株式会社 ４、代理人 住 所 神奈川県用崎市中原区上小田中１０１５番地７
、補正の対象 （１） 明細書の「発明の詳細な説明」の欄８、補正
の内容 （１）明細書の第９頁１６行と１７行の間に次の文章を
挿入する。 「なお、上記実施例では、ゲート電極に自己整合したレ
ジスト膜５を電極金属膜（ＡＩ！、膜）７の形成前に除
去しているが、該レジスト膜は、前述の第２図（ｉ）（
ｔＪ）に示す工程における露出したＡｆｆｉ膜７の除去
後に除去するようにしても構わない。」
Claims (1)
- 透明絶縁性基板（１）上に非透光性のゲート電極（Ｇ
）と、その上にゲート絶縁膜（２）と動作半導体層（３
）を積層した後、該動作半導体層上に前記ゲート電極に
自己整合した保護絶縁膜（４）を形成する工程と、該保
護絶縁膜上を含む前記動作半導体層上に電極金属膜（７
）を成膜した後、その上に平坦化膜（８）を形成する工
程と、該平坦化膜の表面層を除去して前記保護絶縁膜頂
部の電極金属膜を露出させ、次いで該露出した電極金属
膜を除去して、ソース電極（Ｓ）とドレイン電極（Ｄ）
間を分離する工程を含むことを特徴とする自己整合型薄
膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6364490A JPH03263331A (ja) | 1990-03-13 | 1990-03-13 | 自己整合型薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6364490A JPH03263331A (ja) | 1990-03-13 | 1990-03-13 | 自己整合型薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03263331A true JPH03263331A (ja) | 1991-11-22 |
Family
ID=13235270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6364490A Pending JPH03263331A (ja) | 1990-03-13 | 1990-03-13 | 自己整合型薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03263331A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4721667B2 (ja) * | 2004-07-28 | 2011-07-13 | 恒和化学工業株式会社 | 無溶剤・常温硬化形塗料組成物 |
-
1990
- 1990-03-13 JP JP6364490A patent/JPH03263331A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4721667B2 (ja) * | 2004-07-28 | 2011-07-13 | 恒和化学工業株式会社 | 無溶剤・常温硬化形塗料組成物 |
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