JPH03263219A - 浮動小数点乗算器 - Google Patents
浮動小数点乗算器Info
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- JPH03263219A JPH03263219A JP6453590A JP6453590A JPH03263219A JP H03263219 A JPH03263219 A JP H03263219A JP 6453590 A JP6453590 A JP 6453590A JP 6453590 A JP6453590 A JP 6453590A JP H03263219 A JPH03263219 A JP H03263219A
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- JP
- Japan
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- bit
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- mantissa
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- exponent
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- 239000000284 extract Substances 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電子計算機の２進数乗算に利用する。
本発明は浮動小数点表示による２進数の乗算器に関する
。
。
ここで浮動小数点とは、数を指数部と仮数部によって構
成したもので、ある基数を指数部の数で示した回数だけ
累乗して得られる数値に仮数部の数値を掛けたものがそ
の数値となる。
成したもので、ある基数を指数部の数で示した回数だけ
累乗して得られる数値に仮数部の数値を掛けたものがそ
の数値となる。
本発明はビット加算器、およびビット乗算器を備え、浮
動小数点表示による２進数の乗算を行う浮動小数点乗算
器において、 指数部と仮数部のビット長を任意に設定できるようにす
ることにより、 ダイナミックレンジの大きなデータから高精度のデータ
までのすべてに対応するデータフォーマットを選択でき
るようにし、汎用性を向上させるようにしたものである
。
動小数点表示による２進数の乗算を行う浮動小数点乗算
器において、 指数部と仮数部のビット長を任意に設定できるようにす
ることにより、 ダイナミックレンジの大きなデータから高精度のデータ
までのすべてに対応するデータフォーマットを選択でき
るようにし、汎用性を向上させるようにしたものである
。
従来の浮動小数点２進数乗算器の一例を第３図に示す。
この従来の回路は、Ｎビットの入力端子ｌおよび３の上
位ＭビットがＭビット加算器５の第一および第二の入力
に接続され、Ｎビットの入力端子ｌおよび３の下位（Ｎ
−Ｍ）ビットがそれぞれ（Ｎ−Ｍ）ビット乗算器８′の
第一および第二の入力に接続され、（Ｎ−Ｍ）ビット乗
算器８′の出力がＮビットの出力端子１１の下位（Ｎ
Ｍ）ビットに接続され、Ｍビット加算器５の出力がＮ
ビットの出力端子１１の上位Ｍビットに接続され構成さ
れる。
位ＭビットがＭビット加算器５の第一および第二の入力
に接続され、Ｎビットの入力端子ｌおよび３の下位（Ｎ
−Ｍ）ビットがそれぞれ（Ｎ−Ｍ）ビット乗算器８′の
第一および第二の入力に接続され、（Ｎ−Ｍ）ビット乗
算器８′の出力がＮビットの出力端子１１の下位（Ｎ
Ｍ）ビットに接続され、Ｍビット加算器５の出力がＮ
ビットの出力端子１１の上位Ｍビットに接続され構成さ
れる。
この浮動小数点２進数乗算器の場合、第４図に示すよう
に指数部Ｍビット、仮数部（Ｎ−Ｍ）ビットの浮動小数
点２進数データを対象としている。
に指数部Ｍビット、仮数部（Ｎ−Ｍ）ビットの浮動小数
点２進数データを対象としている。
入力端子１および３にデータが人力されると指数部Ｍビ
ットについてその和をＭビット加算器５によって計算し
、入力端子ｌの仮数部（Ｎ−Ｍ）ビットと入力端子３の
仮数部（Ｎ−Ｍ＞ビットとを（Ｎ−Ｍ）ビット乗算器８
′により乗算し、その乗算結果を仮数部とし、Ｍビット
加算器５の出力Ｍビットを指数部として出力端子１１に
出力している。
ットについてその和をＭビット加算器５によって計算し
、入力端子ｌの仮数部（Ｎ−Ｍ）ビットと入力端子３の
仮数部（Ｎ−Ｍ＞ビットとを（Ｎ−Ｍ）ビット乗算器８
′により乗算し、その乗算結果を仮数部とし、Ｍビット
加算器５の出力Ｍビットを指数部として出力端子１１に
出力している。
このような従来技術による浮動小数点２進数乗算器では
第４図に示すように指数部、仮数部のビット長が固定の
ため、大きなダイナミックレンジを要求される計算や高
精度を要求される数値計算などではすべてに対応できる
データフォーマットが選択できず、汎用性に乏しくなる
欠点がある。
第４図に示すように指数部、仮数部のビット長が固定の
ため、大きなダイナミックレンジを要求される計算や高
精度を要求される数値計算などではすべてに対応できる
データフォーマットが選択できず、汎用性に乏しくなる
欠点がある。
本発明はこのような欠点を除去するもので、指数部と仮
数部のビット長を任意に設定し最適な指数部、仮数部の
ビット長で乗算することができる乗算器を提供すること
を目的とする。
数部のビット長を任意に設定し最適な指数部、仮数部の
ビット長で乗算することができる乗算器を提供すること
を目的とする。
本発明は、指数部および仮数部を含む浮動小数点２進数
のデータを入力する二つの入力端子と、この二つの入力
端子から入力されたデータの指数部のビットを相互に加
算するビット加算器と、前記二つの入力端子から入力さ
れたデータの仮数部のビットを相互に乗算するビット乗
算器と、前記ビット加算器による加算結果を指数部とし
、前記ビット乗算器による乗算結果を仮数部として出力
する出力端子とを備えた浮動小数点乗算器において、前
記入力端子に与えられるデータは、指数部または仮数部
の一部が可変領域に設定され、前記データの可変領域が
仮数部であるか指数部であるかを示す制御信号を入力す
る制御端子と、この制御信号にしたがって前記二つの入
力端子に入力したデータのビットを上位側および下位側
にシフトし、仮数部および指数部を前記ビット加算器お
よび前記ビット乗算器に分配出力するシフト手段とを備
えたことを特徴とする。
のデータを入力する二つの入力端子と、この二つの入力
端子から入力されたデータの指数部のビットを相互に加
算するビット加算器と、前記二つの入力端子から入力さ
れたデータの仮数部のビットを相互に乗算するビット乗
算器と、前記ビット加算器による加算結果を指数部とし
、前記ビット乗算器による乗算結果を仮数部として出力
する出力端子とを備えた浮動小数点乗算器において、前
記入力端子に与えられるデータは、指数部または仮数部
の一部が可変領域に設定され、前記データの可変領域が
仮数部であるか指数部であるかを示す制御信号を入力す
る制御端子と、この制御信号にしたがって前記二つの入
力端子に入力したデータのビットを上位側および下位側
にシフトし、仮数部および指数部を前記ビット加算器お
よび前記ビット乗算器に分配出力するシフト手段とを備
えたことを特徴とする。
前記ビット加算器および前記ビット乗算器からデータを
入力し、仮数部の有効データ部分を前記制御信号にした
がって抽出して前記出力端子に仮数部出力として出力す
るビット選択回路を備え、前記シフト手段には、前記二
つの入力端子の信号をそれぞれとり込み、前記制御端子
からの制御信号により仮数部を抽出する第一および第二
のＭビットシフタと、指数部を抽出する第一および第二
のＬビットシフタとを含むことが望ましい。
入力し、仮数部の有効データ部分を前記制御信号にした
がって抽出して前記出力端子に仮数部出力として出力す
るビット選択回路を備え、前記シフト手段には、前記二
つの入力端子の信号をそれぞれとり込み、前記制御端子
からの制御信号により仮数部を抽出する第一および第二
のＭビットシフタと、指数部を抽出する第一および第二
のＬビットシフタとを含むことが望ましい。
二つの入力端子から入力されたデータの仮数部および指
数部の配分を示す制御信号に従って、入力したデータの
ビットを上位側および下位側にシフトし、仮数部および
指数部をビット加算器およびビット乗算器で演算する。
数部の配分を示す制御信号に従って、入力したデータの
ビットを上位側および下位側にシフトし、仮数部および
指数部をビット加算器およびビット乗算器で演算する。
さらに演算されたデータから仮数部の有効データ部分を
抽出して出力する。
抽出して出力する。
これにより、ダイナミックレンジの大きなデータから高
精度のデータまでを最適な指数部、仮数部のビット長で
乗算することができ、汎用性を高めることができる。
精度のデータまでを最適な指数部、仮数部のビット長で
乗算することができ、汎用性を高めることができる。
次に、本発明実施例を図面に基づいて説明する。
第１図は本発明実施例の構成を示すブロック図である。
本発明実施例は、指数部および仮数部を含む浮動小数点
２進数のＮビットのデータを入力する二つの入力端子１
および３と、この二つの入力端子１および３から入力さ
れたデータの指数部のＭビットを相互に加算するＭビッ
ト加算器５と、二つの入力端子ｌおよび３から入力され
たデータの仮数部のＬ＝ （Ｎ−Ｍ）ビットを相互に乗
算するＬビット乗算器８と、Ｍビット加算器５による加
算結果を指数部とし、Ｌビット乗算器８による乗算結果
を仮数部として出力する出力端子１１とを備え、さらに
、本発明の特徴として、入力端子ｌおよび３に与えられ
るデータは、指数部また仮数部の一部が可変領域に設定
され、データの可変領域が仮数部であるか指数部である
かを示す制御信号を人力する制御端子１０と、この制御
信号にしたがって二つの入力端子１および３に入力した
Ｎビットのデータを上位側および下位側にシフトし、仮
数部および指数部をＭビット加算器５およびＬビット乗
算器８に出力するシフト手段とを備え、Ｍビット加算器
５およびＬビット乗算器８からＭビットおよびＬビット
のデータを入力し、仮数部の有効データ部分を前記制御
信号にしたがって抽出して出力端子１１に仮数部出力と
して出力するビット選択回路９を備え、前記シフト手段
には、二つの入力端子１および３の信号をそれぞれとり
込み、制御端子１０からの制御信号により、仮数部を抽
出する第一および第二のＭビットシフタ２および４と、
指数部を抽出する第一および第二のＬビットシフタ６お
よび７とを含む。
２進数のＮビットのデータを入力する二つの入力端子１
および３と、この二つの入力端子１および３から入力さ
れたデータの指数部のＭビットを相互に加算するＭビッ
ト加算器５と、二つの入力端子ｌおよび３から入力され
たデータの仮数部のＬ＝ （Ｎ−Ｍ）ビットを相互に乗
算するＬビット乗算器８と、Ｍビット加算器５による加
算結果を指数部とし、Ｌビット乗算器８による乗算結果
を仮数部として出力する出力端子１１とを備え、さらに
、本発明の特徴として、入力端子ｌおよび３に与えられ
るデータは、指数部また仮数部の一部が可変領域に設定
され、データの可変領域が仮数部であるか指数部である
かを示す制御信号を人力する制御端子１０と、この制御
信号にしたがって二つの入力端子１および３に入力した
Ｎビットのデータを上位側および下位側にシフトし、仮
数部および指数部をＭビット加算器５およびＬビット乗
算器８に出力するシフト手段とを備え、Ｍビット加算器
５およびＬビット乗算器８からＭビットおよびＬビット
のデータを入力し、仮数部の有効データ部分を前記制御
信号にしたがって抽出して出力端子１１に仮数部出力と
して出力するビット選択回路９を備え、前記シフト手段
には、二つの入力端子１および３の信号をそれぞれとり
込み、制御端子１０からの制御信号により、仮数部を抽
出する第一および第二のＭビットシフタ２および４と、
指数部を抽出する第一および第二のＬビットシフタ６お
よび７とを含む。
第一のＮビットの入力端子１の上位Ｍビットは第一のＭ
ビットシフタ２の第一の入力に接続され、第二のＮビッ
トの入力端子３の上位Ｍビットは第二のＭビットシフタ
４の第一の入力に接続され、第一のＭビットシフタ２の
出力はＭビット加算器５の第一の入力に接続され、第二
のＭビットシフタ４の出力はＭビット加算器５の第二の
人力に接続される。
ビットシフタ２の第一の入力に接続され、第二のＮビッ
トの入力端子３の上位Ｍビットは第二のＭビットシフタ
４の第一の入力に接続され、第一のＭビットシフタ２の
出力はＭビット加算器５の第一の入力に接続され、第二
のＭビットシフタ４の出力はＭビット加算器５の第二の
人力に接続される。
また、第一のＮビットの入力端子ｌの下位Ｌビットは第
一のＬビットシフタ６の第一の入力に接続され、第二の
Ｎビットの入力端子３の下位Ｌビットは第二のＬビット
シフタ７の第一の入力に接続され、第一および第二のＬ
ビットシフタ６および７の出力はそれぞれＬビット乗算
器８の第一および第二の入力に接続される。
一のＬビットシフタ６の第一の入力に接続され、第二の
Ｎビットの入力端子３の下位Ｌビットは第二のＬビット
シフタ７の第一の入力に接続され、第一および第二のＬ
ビットシフタ６および７の出力はそれぞれＬビット乗算
器８の第一および第二の入力に接続される。
さらにＭビット加算器５の出力はビット選択回路９の第
一の入力に接続され、Ｌビット乗算器８の出力はビット
選択回路９の第二の入力に接続され、制御端子１０は第
一および第二のＭビットシフタ２．４の入力、第一およ
び第二のＬビットシフタ６．７の第二の入力、およびビ
ット選択回路９の第三の入力に接続され、ビット選択回
路９の出力は出力端子１１に接続される。
一の入力に接続され、Ｌビット乗算器８の出力はビット
選択回路９の第二の入力に接続され、制御端子１０は第
一および第二のＭビットシフタ２．４の入力、第一およ
び第二のＬビットシフタ６．７の第二の入力、およびビ
ット選択回路９の第三の入力に接続され、ビット選択回
路９の出力は出力端子１１に接続される。
第２図は本発明実施例の浮動小数点２進数加算器の入出
力データフォーマットの一例を示す図である。この入出
力データフォーマットはＮビットの２進数データのなか
に指数部または仮数部のビットに切り替え可能な指数・
仮数可変部１２が設けられ、指数部を最大Ｍビットまで
拡張できるようにし、または仮数部を最大Ｌビットまで
拡張できるようにしてそれぞれのビット長を変えられる
ように構成される。
力データフォーマットの一例を示す図である。この入出
力データフォーマットはＮビットの２進数データのなか
に指数部または仮数部のビットに切り替え可能な指数・
仮数可変部１２が設けられ、指数部を最大Ｍビットまで
拡張できるようにし、または仮数部を最大Ｌビットまで
拡張できるようにしてそれぞれのビット長を変えられる
ように構成される。
ここで、入力端子１および３に浮動小数点２進数データ
、制御端子１０に入力端子１．３のデータそれぞれの指
数部のビット長ｍを入力したとすると、入力端子１．３
のデータのうち仮数部の上位Ｍビットは制御端子１０に
人力された指数部ビット長ｍおよびＭビットシフタ２．
４により（Ｍ−ｍ）ビットだけ下位側にシフトされる。
、制御端子１０に入力端子１．３のデータそれぞれの指
数部のビット長ｍを入力したとすると、入力端子１．３
のデータのうち仮数部の上位Ｍビットは制御端子１０に
人力された指数部ビット長ｍおよびＭビットシフタ２．
４により（Ｍ−ｍ）ビットだけ下位側にシフトされる。
すなわち、このシフ）１作により入力端子１．３の指数
部が抽出される。その後入力端子１．３のデータの指数
部部分のみがＭビット加算器５により加算され、乗算結
果の指数部として用いられる。
部が抽出される。その後入力端子１．３のデータの指数
部部分のみがＭビット加算器５により加算され、乗算結
果の指数部として用いられる。
一方、入力端子１．３の仮数部を含むＬビットはＬビッ
トシフタ６．７を経てＬビット乗算器８で乗算される。
トシフタ６．７を経てＬビット乗算器８で乗算される。
乗算された結果とＭビット加算器５の出力がビット選択
回路９に入力され、制御端子１０からの制御信号にした
がい仮数部の有効データ部分を抽出し、出力端子１１に
Ｎビットの浮動小数点２進数データとして出力される。
回路９に入力され、制御端子１０からの制御信号にした
がい仮数部の有効データ部分を抽出し、出力端子１１に
Ｎビットの浮動小数点２進数データとして出力される。
仮数部を相互に乗算した結果、繰り上りが生じ指数部を
変更する構成については公知であるので、ここでは説明
を省略する。
変更する構成については公知であるので、ここでは説明
を省略する。
このように制御端子１０からの制御信号によりデータを
入力端子１．３のデータの指数部のビット長に応じて変
化させることより任意のデータフォーマットの浮動小数
点２進数加算を実行することができる。
入力端子１．３のデータの指数部のビット長に応じて変
化させることより任意のデータフォーマットの浮動小数
点２進数加算を実行することができる。
以上説明したように本発明によれば、浮動小数点２進数
乗算器の指数部と仮数部のビット長を任意に設定するこ
とが可能となり、ダイナミックレンジの大きなデータか
ら高精度なデータまでを最適な指数部、仮数部のビット
長で乗算することができ、汎用性を高めることができる
効果がある。
乗算器の指数部と仮数部のビット長を任意に設定するこ
とが可能となり、ダイナミックレンジの大きなデータか
ら高精度なデータまでを最適な指数部、仮数部のビット
長で乗算することができ、汎用性を高めることができる
効果がある。
第１図は本発明の構成を示す回路図。
第２図は本発明実施例における乗算器のデータフォーマ
ットを示す図。 第３図は従来例の構成を示す図。 第４図は従来例における乗算器のデータフォーマットを
示す図。 １．３・・・入力端子、２．４・・・Ｍビットシフタ、
５・・・Ｍビット加算器、６．７・・・Ｌビットシフタ
、８・・・Ｌビット乗算器、８′・・・（Ｎ−Ｍ）ビッ
ト乗算器、９・・・ビット選択回路、１０・・・制御端
子、１１・・・出力端子。
ットを示す図。 第３図は従来例の構成を示す図。 第４図は従来例における乗算器のデータフォーマットを
示す図。 １．３・・・入力端子、２．４・・・Ｍビットシフタ、
５・・・Ｍビット加算器、６．７・・・Ｌビットシフタ
、８・・・Ｌビット乗算器、８′・・・（Ｎ−Ｍ）ビッ
ト乗算器、９・・・ビット選択回路、１０・・・制御端
子、１１・・・出力端子。
Claims (1)
- 【特許請求の範囲】 １、指数部および仮数部を含む浮動小数点２進数のデー
タを入力する二つの入力端子と、 この二つの入力端子から入力されたデータの指数部のビ
ットを相互に加算するビット加算器と、前記二つの入力
端子から入力されたデータの仮数部のビットを相互に乗
算するビット乗算器と、前記ビット加算器による加算結
果を指数部とし、前記ビット乗算器による乗算結果を仮
数部として出力する出力端子と を備えた浮動小数点乗算器において、 前記入力端子に与えられるデータは、指数部または仮数
部の一部が可変領域に設定され、 前記データの可変領域が仮数部であるか指数部であるか
を示す制御信号を入力する制御端子と、この制御信号に
したがって前記二つの入力端子に入力したデータのビッ
トを上位側および下位側にシフトし、仮数部および指数
部を前記ビット加算器および前記ビット乗算器に分配出
力するシフト手段と を備えたことを特徴とする浮動小数点乗算器。 ２、前記ビット加算器および前記ビット乗算器からのデ
ータを入力し、仮数部の有効データ部分を前記制御信号
にしたがって抽出して前記出力端子に仮数部出力として
出力するビット選択回路を備えた請求項１記載の浮動小
数点乗算器。 ３、前記シフト手段には、前記二つの入力端子の信号を
それぞれとり込み、前記制御端子からの制御信号により
仮数部を抽出する第一および第二のＭビットシフタと、
指数部を抽出する第一および第二のＬビットシフタとを
含む請求項１記載の浮動小数点乗算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6453590A JPH03263219A (ja) | 1990-03-14 | 1990-03-14 | 浮動小数点乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6453590A JPH03263219A (ja) | 1990-03-14 | 1990-03-14 | 浮動小数点乗算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03263219A true JPH03263219A (ja) | 1991-11-22 |
Family
ID=13261016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6453590A Pending JPH03263219A (ja) | 1990-03-14 | 1990-03-14 | 浮動小数点乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03263219A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010027049A (ja) * | 2008-07-22 | 2010-02-04 | Internatl Business Mach Corp <Ibm> | 浮動小数点実行ユニットを用いる回路装置、集積回路装置、プログラム製品、および方法（動的値域調整浮動小数点実行ユニット） |
| JP2022052434A (ja) * | 2020-09-23 | 2022-04-04 | 株式会社東芝 | 浮動小数点数のデータ構造及び演算装置 |
-
1990
- 1990-03-14 JP JP6453590A patent/JPH03263219A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010027049A (ja) * | 2008-07-22 | 2010-02-04 | Internatl Business Mach Corp <Ibm> | 浮動小数点実行ユニットを用いる回路装置、集積回路装置、プログラム製品、および方法（動的値域調整浮動小数点実行ユニット） |
| US9223753B2 (en) | 2008-07-22 | 2015-12-29 | International Business Machines Corporation | Dynamic range adjusting floating point execution unit |
| JP2022052434A (ja) * | 2020-09-23 | 2022-04-04 | 株式会社東芝 | 浮動小数点数のデータ構造及び演算装置 |
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