JPH03263156A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は１チツプに形成されているマイクロコンピュー
タ、特にその内部バスと外部バスとのインタフェース技
術に関し、例えば外部メモリに対するライトアクセス動
作の負担軽減に適用して有効な技術に関するものである
。

〔発明が解決しようとする課題〕

１チツプマイクロコンピユータは、内部バスに結合され
たＣＰＵ並びにこれによって制御されるメモリや周辺コ
ントローラなどの周辺回路を１個の半導体基板に含んで
成るものであり、ＣＰＵによるチップ内アクセスは外部
バスの駆動を要しないため比較的高速化される。その反
面外部アクセスには時間を要し、例えば外部のＤＲＡＭ
　（ダイナミック・ランダム・アクセス・メモリ）など
低速アクセスモジュールをアクセスする場合には、外部
から供給されるウェート信号によってアクセスサイクル
を引き延ばすような技術が採用されていた。したがって
、マイクロコンピュータが外部低速アクセスモジュール
をアクセスしなければならなくなると、ＣＰＵの処理は
そのような低速アクセス動作に比較的長い間占有され、
マイクロコンピュータの処理効率が無視し得ない程低下
することがある。

尚、１チツプマイクロコンピユータについて記載された
文献の例としては昭和６０年３月株式会社日立製作所発
行のｒｃＭＯ８８ビットマイクロプロセッサＨＤ６４１
８０Ｊ　がある。

〔発明が解決しようとする課題〕

本発明者は外部の低速アクセスモジュールに対する動作
について検討したところ、低速アクセスモジュールに対
する書込みアクセスと読み出しアクセスとではシステム
動作に与える影響が相違することを見出した。即ち、外
部バスインタフェース部に先入れ先出し形式のようなス
トアバッファ回路を設けようとする場合、書込みアクセ
スに際しては書込み情報をストアバッファ回路に速く書
き込めば書き込むほどＣＰＵは他の仕事を開始すること
ができるが、外部からのデータ読み込みにあっては、読
み込んだデータを次の処理に利用することが多いと予想
されるため、低速アクセスモジュールからそのアクセス
タイムに従って低速にデータを読み込むことは変わりな
いため、そのような読み込みデータをストアバッファ回
路に蓄えてもＣＰＵの動作効率向上にはつながり難いこ
とを見出した。

本発明の目的は、外部低速アクセスモジュールをアクセ
スするときに生ずるＣＰＵの処理能力低下を比較的簡単
に抑制することができるマイクロコンピュータを提供す
ることにある。

本発明の前記並びにその他の目的と新規な特徴は本明細
書の記述並びに添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、１個の半導体基板に含まれるＣＰＵなどが結
合される内部バスと外部とのバスインタフェース部に、
外部への書込みデータ及び書込みアドレスを先入れ先出
し形式で蓄えるストアバッファ回路を設けるものである
。

アクセスすべき低速アクセスモジュールの動作速度に柔
軟性をもって対処するには、前記ストアバッファ回路に
、外部に対するライトアクセスに際してストアバッファ
回路への書込み制御並びに外部への読出し制御を行うバ
ッファ制御部を設け、このバッファ制御部を、外部から
供給されるウェート信号に基づいて外部へのアクセスサ
イクルを伸長可能に構成するとよい。

外部に書き込んだ情報を再び読み込んで処理する場合に
、外部リードアクセのための時間を極力短縮させるには
、外部に対するリードアクセスに際して、既にストアバ
ッファ回路に蓄えられている書込みアドレスと内部バス
から供給されてくる読出しアドレスを比較し、その比較
結果が一致である場合に当該書込みアドレスに対応して
蓄えられている書込みデータを読み出しデータとして内
部バスに転送制御可能にするとよい。

〔作　用〕

上記した手段よれば、外部へのライトアクセスが必要な
場合、書込みデータと書込みアドレスを先にストアバッ
ファ回路に供給すれば、ＣＰＵは当該ライトアクセス制
御から開放され、その分だけＣＰＵは別の仕事を実行す
ることができるようになり、これによって、外部低速ア
クセスモジュールをアクセスするときに生ずるＣＰＵの
処理能力低下を比較的簡単に抑制することを達成するも
のである。

〔実　施　例〕

第２図には本発明の一実施例に係るマイクロコンピュー
タ１のブロック図が示される。同図に示されるマイクロ
コンピュータは、特に制限されないが、公知の半導体集
積回路製造技術によってシリコンのような１個の半導体
基板に形成されている。

マイクロコンピュータ１は、ＣＰＵ　（セントラル・プ
ロセッシング・ユニット）２を中心に、これによって制
御される所要の周辺回路を含み、それらは内部バス１０
を共有している。この実施例では周辺回路として例えば
ＣＰＵ２の作業領域若しくはデータの一時記憶領域など
として利用されるＲＡＭ　（ランダム・アクセス・メモ
リ）３、ＣＰＵ２の動作プログラムや定数データが格納
されているＲＯＭ　（リード・オンリ・メモリ）４、Ｄ
ＭＡＣ（ダイレクト・メモリ・アクセス・コントローラ
）５、タイマ・カウンタ６、シリアル入出力回路７．及
びパラレル入出力回路８などを含む。

前記内部バス１０と外部とのインタフェースはバスイン
タフェース部上１によって行われる。第１図では当該バ
スインタフェース部１０に外部バス１２が接続され、該
バス１２にＤＲＡＭ　（ダイナミック・ランダム・アク
セス・メモリ）などの外部メモリ１３が代表的に接続さ
れている。

前記バスインタフェース部１１は、外部への書込みデー
タ及び書込みアドレスを先入れ先出し形式で蓄えるスト
アバッファ回路２０を備える。ＣＰＵ２は、外部へのラ
イトアクセスが必要な場合、書込みデータと書込みアド
レスをストアバッファ回路２０に供給する。これにより
ＣＰＵ２は当該ライトアクセス制御から開放され、その
分だけＣＰＵは別の仕事を実行することができるように
なる。ストアバッファ回路２０に格納された書込みデー
タと書込みアドレスは外部から供給されるウェイト信号
などを参照しながら順次外部に与えられるようになって
いる。

第１図にはストアバッファ回路２０の一例が示される。

このストアバッファ回路２０は、外部への書込みデータ
を先入れ先出し形式で順次格納するデータＦＩＦＯ（Ｆ
ｉｒｓｔ−ｉｎ　　Ｆｉｒｓｔ−。

ｕｔ）メモリ２１と書込みアドレスを先入れ先出し形式
で格納していくアドレスＦＩＦＯメモリ２２を備える６
夫々のＦＩＦＯメモリ２１，２２のデータ入力端子は内
部バス１０に含まれるアドレスバスＩＯＡ及びデータバ
ス−１０Ｄに結合されている。データ出力端子は夫々出
力バッファ２３゜２４を介してデータ入出力端子２５及
びアドレス出力端子２６に接続されている。尚、前記Ｆ
ＩＦＯメモリ２１．２２は、特に制限されないが、完全
独立のメモリではなく、記憶領域がアドレス部とデータ
部に分離され双方の記憶領域に対するアドレスが共通化
された一体的なＦＩＦＯメモリとして把握される。ＦＩ
ＦＯメモリ２１．２２に格納される書込みデータと書込
みアドレスは本来対を威してＣＰＵ２から出力される性
質のものだからである。

双方のＦＩＦＯメモリ２１．２２に対するアドレシング
は第１制御部２８及び第２制御部２９が行う。

前記第１制御部２８は、書込みアドレス及び書込みデー
タをＦＩＦ○メモリ２１．２２に先入れ形式で格納して
いくための制御と、格納された書込みアドレス及び書込
みデータを順番に先出し形式で外部に読出していくため
の制御を行うものであり、そのためのメモリアドレスを
生成する図示しないライトアドレスカウンタ及びリード
アドレスカウンタを内蔵する。ＣＰＵ２から出力される
ライト信号ＷＲによって書込み動作が指示されると、第
１制御部２８は、所定のタイミングに従って図示しない
ライトアドレスカウンタをインクリメントし、その出力
計数値をアドレスとして書込みデータ及び書込みアドレ
スを格納させる。ＦＩＦＯメモリ２１．２２が空の状態
でない場合、第１制御部２８は、適宜図示しないリート
アドレスカウンタをインクリメントし、その計数値をア
ドレスとして書込みデータ及び書込みアドレスを外部に
出力制御する。書込みデータ及び書込みアドレスの出力
タイミングは、外部から供給されるウェート信号ＷＡＩ
Ｔによって伸張される。例えばウェート信号ＷＡＩＴの
アサート期間だけメモリサイクルが引き延ばしされる。

このとき出カバソファ２３．２４は書込みデータと書込
みアドレスの出力タイミングに従って制御信号３０．３
１で制御され、非出力時には高出力インピーダンス状態
を採る。第１制御部２８が書込みデータ及び書込みアド
レスを外部に出力制御するときは、これに同期して外部
にライト信号をアサートするようになっている。尚、前
記図示しないライトアドレスカウンタ及びリードアドレ
スカウンタの出力計数値やＦＩＦ○メモリ２１，２２に
対するリード・ライト動作制御信号は信号線３２を介し
て双方のＦＩＦＯメモリ２１．２２に与えられる。また
、ＦＩＦＯメモリ２１．２２のフル（Ｆｕｌｌ）状態及
びエンプティー（Ｅｍｐｔｙ）状態は信号線３３を介し
て第１制御部２８に与えられる。ＣＰＵ２は外部アクセ
スに際してＦＩＦ○メモリ２１゜２２を第１制御部２８
経由で参照し、フル状態でない場合に外部への書込み動
作サイクルを発生する。

前記第２制御部２９は、マイクロコンピュータ１の外部
に対するリードアクスに際しての読み込みアドレスの出
力とデータの読み込み制御を行う。

ＣＰＵ２から出力される読み込みアドレスはアドレスバ
スＩＯＡから出力バッファ４０を介してアドレス出力端
子２６に与えられる。外部からの読み込みデータは入力
バッファ４１を経由してデータバス１０Ｄに伝達される
。第２制御部２９は、ＣＰＵ２から出力されるリード信
号ＲＤによってリードアクセスが指示されると、制御信
号４２゜４３で前記バッファ４０，４１の動作を制御す
る。

特に、外部に書き込むべきデータをＣＰＵ２がストアバ
ッファ回路２０に格納した後は次のデータ処理が可能に
なるが、ストアバッファ回路２゜から外部への書込みデ
ータ転送は内部動作に比べて遅いから、そのときＣＰＵ
２が外部からり−トアクセスしようとするデータが未だ
ストアバッファ回路２０に残っていることもある。この
ようなときに、外部への書込みを待ってから該当アドレ
スのデータを読み込むような手順を採らずに済むように
なっている。即ち、外部に対するリードアクセスに際し
て、既にストアバッファ回路２０に蓄えられている書込
みアドレスと内部アドレスバスＩＯＡから供給されてく
る読出しアドレスを比較する比較回路４５が設けられて
いて、アドレスＦＩＦＯメモリ２２の格納アドレスと１
対１対応する比較結果が第２制御部２９に与えられる。

第２制御部２９はデータＦＩＦＯメモリ２１をアクセス
するための図示しないリードアドレスカウンタを有し、
その比較結果が一致する書込みアドレス格納領域に対応
する書込みデータを前記図示しないリードアドレスカウ
ンタの出力計数値で読出す。この出力計数値は信号線４
６を介して伝達される。比較結果に一致が含まれている
場合、第２制御部２９は制御信号４３をアサートせずに
ネゲート状態に保って前記入力バッファ４１を高出力イ
ンピーダンス状態に制御し、それに代えて制御信号４７
をアサートして入力バッファ４８を動作可能に制御する
。ＦＩＦ○メモリ２１の出力データはその入力バッファ
４８を通ずる迂回経路を介して内部データバスＩＯＤに
与えられる。

上記実施例によれば以下の作用効果がある。

（１）内部バス１０と外部バス１２を接続するバスイン
タフェース部１１に、外部への書込みデータ及び書込み
アドレスを先入れ先出し形式で蓄えるストアバッファ回
路２０を設けたことにより、外部へのライトアクセスが
必要な場合、書込みデータと書込みアドレスを先にスト
アバッファ回路２０に供給すれば、ＣＰＵ２は当該ライ
トアクセス制御から開放され、その分だけＣＰＵ２は別
の仕事を実行することができるようになり、これによっ
て、外部メモリ１３のような外部低速アクセスモジュー
ルをライトアクセスするときに生ずるＣＰＵ２の処理能
力低下を比較的簡単に抑制することができる。

（２）外部への書込みアクセスに際して、ストアバッフ
ァ回路２０への書込み制御並びに外部への読出し制御を
行う第１制御部２８は、外部から供給されるウエート信
号ＷＡＩＴに基づいて外部へのデータ出力サイクルを伸
長可能に構成されているから、アクセスすべき低速アク
セスモジュールの動作速度に柔軟性をもって対処するこ
とができる。

（３）外部に対するリードアクセスに際して、既にスト
アバッファ回路２０に蓄えられている書込みアドレスと
内部アドレスバスＩＯＡから供給されてくる読出しアド
レスを比較し、その比較結果が一致である場合に当該書
込みアドレスに対応して蓄えられている書込みデータを
読み出しデータとして内部データバスＩＯＤに転送制御
することにより、ＣＰＵ２にとって外部に書き込んだ情
報を再び読み込んで処理するときに、外部リードアクセ
のための時間を短縮することができる。即ち、ストアバ
ッファ回路２０に蓄えられているデータを外部に書き込
むまで待って、これを再び読み込むという手間と時間を
省くことができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更す
ることができる。

例えばマイクロコンピュータに内蔵される周辺回路は上
記実施例に限定されるものではなく、適宜変更すること
ができる。また、外部低速アクセスモジュールはＤＲＡ
Ｍで成るような外部メモリに限定されず、外部周辺コン
トローラなどに含まれる制御レジスタなどであってもよ
い。ここで低速とは、外部バスを介するという点で内部
バスでのアクセス速度に対して低速であるという意味に
把握される。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である１チツプ型のマイク
ロコンピュータに適用した場合について説明したが、本
発明はそれに限定されるものではなく、コプロセッサや
ディジタルシグナルプロセッサなどの各種データ処理用
論理ＬＳＩに広く適用することができる。本発明は少な
くとも中央処理装置を半導体基板に含む条件のものに適
用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、内部バスと外部を接続するバスインタフェー
ス部に、外部への書込みデータ及び書込みアドレスを先
入れ先出し形式で蓄えるストアバッファ回路を設けたこ
とにより、外部へのライトアクセスが必要な場合、書込
みデータと書込みアドレスを先にストアバッファ回路に
供給すれば、ＣＰＵは当該ライトアクセス制御から開放
され、その分だけＣＰＵは別の仕事を実行することがで
きるようになり、これによって、外部低速アクセスモジ
ュールをライトアクセスするときに生ずるＣＰＵの処理
能力低下を比較的簡単に抑制することができるという効
果がある。

また、外部への書込みアクセスに際して、ストアバッフ
ァ回路への書込み制御並びに外部への読出し制御を行う
バッファ制御部を、外部から供給されるウェート信号に
基づいて外部へのデータ出力サイクルを伸長可能に構成
することにより、アクセスすべき低速アクセスモジュー
ルの動作速度に柔軟性をもって対処することができる。

そして、外部に対するリードアクセスに際して、既にス
トアバッファ回路に蓄えられている書込みアドレスと内
部バスから供給されてくる読出しアドレスを比較し、そ
の比較結果が一致である場合に当該書込みアドレスに対
応して蓄えられている書込みデータを読み出しデータと
して内部バスに転送制御することにより、ＣＰＵにとっ
て外部に書き込んだ情報を再び読み込んで処理するため
の外部リードアクセス時間を短縮することができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るマイクロコンピュータ
に含まれるストアバッファ回路のｍ個ブロック図、 第２図は本発明の一実施例に係るマイクロコンピュータ
のブロック図である。 １・・・マイクロコンピュータ、２・・・ＣＰＵ、１０
・・・内部バス、１１・・・バスインタフェース部、１
２・・・外部ハス、１３・・・外部メモリ、２０・・・
ストアバッファ回路、２１・・・データＦＩＦＯメモリ
、２２・・・アドレスＦＩＦ○メモリ、２３．２４・・
・出力バソファ、２８・・・第１制御部、２９・・・第
２制御部。 ４ｏ２８、出力バッファ、４１．４８・・・入力バッフ
ァ、ＷＡＩＴ・・・ウェート信号。

Claims (1)

1. 【特許請求の範囲】 １、内部バスに結合されたＣＰＵを１個の半導体基板に
   含んで成るマイクロコンピュータにおいて、内部バスと
   外部とのバスインタフェース部に、外部への書込みデー
   タ及び書込みアドレスを先入れ先出し形式で蓄えるスト
   アバッファ回路を設けたことを特徴とするマイクロコン
   ピュータ。 ２、前記ストアバッファ回路は、外部に対するライトア
   クセスに際して書込み制御並びに外部への読出し制御を
   行うバッファ制御部を有し、このバッファ制御部は、外
   部から供給されるウェート信号に基づいて外部へのアク
   セスサイクルを伸長可能に制御するようにされて成るも
   のであることを特徴とする請求項１記載のマイクロコン
   ピュータ。 ３、前記ストアバッファ回路は、外部に対するリードア
   クセスに際して、既にストアバッファ回路に蓄えられて
   いる書込みアドレスと内部バスから供給されてくる読出
   しアドレスを比較する比較手段と、その比較結果の一致
   に呼応して当該書込みアドレスに対応して蓄えられてい
   る書込みデータを読み出しデータとして内部バスに転送
   する内部データ転送経路とを含んで成るものであること
   を特徴とする請求項１又は２記載のマイクロコンピュー
   タ。