JPH03263155A - マイクロコンピュータシステム - Google Patents
マイクロコンピュータシステムInfo
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- JPH03263155A JPH03263155A JP6296290A JP6296290A JPH03263155A JP H03263155 A JPH03263155 A JP H03263155A JP 6296290 A JP6296290 A JP 6296290A JP 6296290 A JP6296290 A JP 6296290A JP H03263155 A JPH03263155 A JP H03263155A
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- 238000012545 processing Methods 0.000 claims abstract description 16
- 238000012546 transfer Methods 0.000 claims abstract description 10
- 238000005259 measurement Methods 0.000 claims abstract description 8
- 230000002093 peripheral effect Effects 0.000 claims description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 2
- 238000012790 confirmation Methods 0.000 description 12
- 239000013256 coordination polymer Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 238000011017 operating method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ通信または周辺装置等のインタフェイ
ス制御機能を有するマイクロコンピュータシステムに関
する。
ス制御機能を有するマイクロコンピュータシステムに関
する。
従来のマイクロコンピュータシステムは、ＣＰＵおよび
メモリを搭載したＣＰＵボードが、Ｉ／Ｏ回路を搭載し
ＣＰＵと周辺装置とを結合するＩ／Ｏボードとデータの
やりとりをする場合、Ｉ／Ｏボードとの結合時間が個々
に異なるため、タイミングを計る必要がある。
メモリを搭載したＣＰＵボードが、Ｉ／Ｏ回路を搭載し
ＣＰＵと周辺装置とを結合するＩ／Ｏボードとデータの
やりとりをする場合、Ｉ／Ｏボードとの結合時間が個々
に異なるため、タイミングを計る必要がある。
まずＣＰＵボードは必要なＩ／Ｏボードを起動させるた
めに、Ｉ／Ｏ要求信号を出力し、内部処理を停止する。
めに、Ｉ／Ｏ要求信号を出力し、内部処理を停止する。
Ｉ／ＯボードはＩ／Ｏ要求信号を受けるとＩ／Ｏ回路の
外部インタフェイスに対してアクセス処理を開始する。
外部インタフェイスに対してアクセス処理を開始する。
次にＩ／Ｏボードはデータ転送が可能になるとＣＰＵボ
ードへ接続確認信号を出力する。ＣＰＵボードは接続確
認信号を受けると内部処理を再開し、ＣＰＵボードとＩ
／Ｏボード間のデータ転送を行う。
ードへ接続確認信号を出力する。ＣＰＵボードは接続確
認信号を受けると内部処理を再開し、ＣＰＵボードとＩ
／Ｏボード間のデータ転送を行う。
上述した従来のマイクロコンピュータシステムは、ＣＰ
ＵボードがＩ／Ｏ要求信号を出力した後、Ｉ／Ｏボード
から接続確認信号を受けない限り内部処理が再開しない
ように構成されているので、接続先のＩ／Ｏボードがは
ずれていた場合、ＣＰＵボードがＩ／Ｏ要求信号を出力
した後、Ｉ／Ｏボードからの接続確認信号がＣＰＵボー
ドにて受けられないためいつまでもＣＰＵボードの内部
処理が再開されないという問題点があった。
ＵボードがＩ／Ｏ要求信号を出力した後、Ｉ／Ｏボード
から接続確認信号を受けない限り内部処理が再開しない
ように構成されているので、接続先のＩ／Ｏボードがは
ずれていた場合、ＣＰＵボードがＩ／Ｏ要求信号を出力
した後、Ｉ／Ｏボードからの接続確認信号がＣＰＵボー
ドにて受けられないためいつまでもＣＰＵボードの内部
処理が再開されないという問題点があった。
本発明の目的は、上記問題点を解決するためのマイクロ
コンピュータシステムを提供することにある。
コンピュータシステムを提供することにある。
本発明によるマイクロコンピュータシステムの基本構成
は、 中央処理装置（以後ＣＰＵ）および記憶装置（以後メモ
リ）を搭載したＣＰＵボードと前記ＣＰＵおよび周辺装
置を結合するインタフェイス部を内蔵する入出力（以後
■／Ｏ）回路を搭載したＩ／Ｏボードとを有し前記ＣＰ
Ｕボード内のＣＰＵおよびメモリーと前記Ｉ／Ｏボード
内のＩ／Ｏ回路とはアドレスバス、データバス、および
制御バスで接続されるマイクロコンピュータシステムに
おいて、 前記Ｉ／Ｏボードに搭載され前記ＣＰＵボードに接続す
る接続路へ所定の接続信号を送出する接続信号発生部と
、 前記ＣＰＵボードに搭載されＩ／ＯボードへのＩ／Ｏ要
求信号およびＩ／ＯアドレスによりＩ／Ｏボードの前記
接続路を選択しこの接続路から受信する接続信号を動作
禁止信号として転送出力するセレクタ回路と、 前記ＣＰＵボードに搭載されＩ／Ｏボードへの接続を要
求するとき時限計測を開始し所定の時限経過で時限超過
信号を前記ＣＰＵへ出力する一方前記セレクタ回路から
動作禁止信号を受信中は前記時限計測を禁止するタイマ
ー回路とを有する。
は、 中央処理装置（以後ＣＰＵ）および記憶装置（以後メモ
リ）を搭載したＣＰＵボードと前記ＣＰＵおよび周辺装
置を結合するインタフェイス部を内蔵する入出力（以後
■／Ｏ）回路を搭載したＩ／Ｏボードとを有し前記ＣＰ
Ｕボード内のＣＰＵおよびメモリーと前記Ｉ／Ｏボード
内のＩ／Ｏ回路とはアドレスバス、データバス、および
制御バスで接続されるマイクロコンピュータシステムに
おいて、 前記Ｉ／Ｏボードに搭載され前記ＣＰＵボードに接続す
る接続路へ所定の接続信号を送出する接続信号発生部と
、 前記ＣＰＵボードに搭載されＩ／ＯボードへのＩ／Ｏ要
求信号およびＩ／ＯアドレスによりＩ／Ｏボードの前記
接続路を選択しこの接続路から受信する接続信号を動作
禁止信号として転送出力するセレクタ回路と、 前記ＣＰＵボードに搭載されＩ／Ｏボードへの接続を要
求するとき時限計測を開始し所定の時限経過で時限超過
信号を前記ＣＰＵへ出力する一方前記セレクタ回路から
動作禁止信号を受信中は前記時限計測を禁止するタイマ
ー回路とを有する。
また、本発明によるマイクロコンピュータシステムの一
つの具体的構成は、 前記接続路に地気を接続して接続信号とする接続信号発
生部と、 前記制御バスに接続されＣＰＵからＩ／Ｏ接続を要求す
るＩ／Ｏ要求信号およびＩ／Ｏ接続を要求されたＩ／Ｏ
ボードのＩ／Ｏアドレスを入力しこの入力したＩ／Ｏア
ドレスのＩ／Ｏボードに接続する接続路を選択してこの
接続路を直接外部出力に接続するセレクタ回路と、 前記セレクタ回路により直接接続された接続路からＩ／
Ｏボードの地気による接続信号を動作禁止信号として受
信したとき前記時限計測の動作を禁止するタイマー回路
とを有する。
つの具体的構成は、 前記接続路に地気を接続して接続信号とする接続信号発
生部と、 前記制御バスに接続されＣＰＵからＩ／Ｏ接続を要求す
るＩ／Ｏ要求信号およびＩ／Ｏ接続を要求されたＩ／Ｏ
ボードのＩ／Ｏアドレスを入力しこの入力したＩ／Ｏア
ドレスのＩ／Ｏボードに接続する接続路を選択してこの
接続路を直接外部出力に接続するセレクタ回路と、 前記セレクタ回路により直接接続された接続路からＩ／
Ｏボードの地気による接続信号を動作禁止信号として受
信したとき前記時限計測の動作を禁止するタイマー回路
とを有する。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す機能ブロック図である
。第１図に示すように、ＣＰＵＩＩを搭載するＣＰＵボ
ード／Ｏと、周辺装置とのインタフェイスを持つＩ／Ｏ
回ｌＮ２１および接続信号発生部２２を搭載するＩ／Ｏ
ボード２０と、をアドレスバス３１．データバス３２．
制御バス３３゜および接続路３４が接続する。
。第１図に示すように、ＣＰＵＩＩを搭載するＣＰＵボ
ード／Ｏと、周辺装置とのインタフェイスを持つＩ／Ｏ
回ｌＮ２１および接続信号発生部２２を搭載するＩ／Ｏ
ボード２０と、をアドレスバス３１．データバス３２．
制御バス３３゜および接続路３４が接続する。
ＣＰＵボード／ＯはＣＰＵＩＩ以外に、メモリ１２、セ
レクタ回路１３．およびタイマー回路１４を有する。Ｉ
／Ｏボード２０に搭載された■／Ｏ回路２１はＣＰＵＩ
Ｉおよびメモリ１２とアドレスバス３１．データバス３
２および制御バス３３で接続され、接続信号発生部２２
はセレクタ回８１３と接続路３４で接続される。
レクタ回路１３．およびタイマー回路１４を有する。Ｉ
／Ｏボード２０に搭載された■／Ｏ回路２１はＣＰＵＩ
Ｉおよびメモリ１２とアドレスバス３１．データバス３
２および制御バス３３で接続され、接続信号発生部２２
はセレクタ回８１３と接続路３４で接続される。
セレクタ回路１３は制御バス３３からＩ／Ｏ／Ｏ要求信
１をアドレスバス３１からのＩ／Ｏアドレスと共に受信
したとき、Ｉ／Ｏアドレスに該当する接続路３４から接
続信号４３を受信する。第１図によれば、接続路３４は
ＣＰＵホード／Ｏ内で電源＋ＶＣＣを抵抗器を介して接
続し、且つＩ／Ｏボード２０内の接続信号発生部２２か
ら地気を接続する。従って、Ｉ／Ｏボード２０が接続さ
れるとき、セレクタ回路１３は接続路３４からＩ／Ｏボ
ード２０の地気（低レベル）を受けるので、タイマー回
路１４へ動作禁止信号４４を送出し、タイマー回路１４
の動作を禁止する。一方、Ｉ／Ｏボード２０の接続がな
いとき、セレクタ回路１３は接続路３４から電源＋Ｖｃ
ｃ（高レベル〉を接続されるので、タイマー回路１４へ
の動作禁止はない。
１をアドレスバス３１からのＩ／Ｏアドレスと共に受信
したとき、Ｉ／Ｏアドレスに該当する接続路３４から接
続信号４３を受信する。第１図によれば、接続路３４は
ＣＰＵホード／Ｏ内で電源＋ＶＣＣを抵抗器を介して接
続し、且つＩ／Ｏボード２０内の接続信号発生部２２か
ら地気を接続する。従って、Ｉ／Ｏボード２０が接続さ
れるとき、セレクタ回路１３は接続路３４からＩ／Ｏボ
ード２０の地気（低レベル）を受けるので、タイマー回
路１４へ動作禁止信号４４を送出し、タイマー回路１４
の動作を禁止する。一方、Ｉ／Ｏボード２０の接続がな
いとき、セレクタ回路１３は接続路３４から電源＋Ｖｃ
ｃ（高レベル〉を接続されるので、タイマー回路１４へ
の動作禁止はない。
タイマー回路１４は、通常制御バス３３からＩ／Ｏ要求
信号を受けたとき時限の計測を開始し、所定時限が経過
したとき時限超過信号５を制御バス３３へ出力する。ま
た、タイマー回路１４は、制御バス３３から接続確認信
号４２を受信したとき、計測中の時限を停止し計測値を
復旧させる。
信号を受けたとき時限の計測を開始し、所定時限が経過
したとき時限超過信号５を制御バス３３へ出力する。ま
た、タイマー回路１４は、制御バス３３から接続確認信
号４２を受信したとき、計測中の時限を停止し計測値を
復旧させる。
一方、セレクタ回路１３から動作禁止信号を受信中では
、タイマー回路１４はＩ／Ｏ／Ｏ要求信受信しても時限
を計測しない。
、タイマー回路１４はＩ／Ｏ／Ｏ要求信受信しても時限
を計測しない。
次に、本実施例における動作手順について第１図を参照
して説明する。
して説明する。
ＣＰＵボード／Ｏと一つのＩ／Ｏボード２０との間でデ
ータ転送を行うため、まずＣＰＵＩＩは、該当するＩ／
Ｏボード２０に付与されたＩ／Ｏアドレスをアドレスバ
スに出力し、かつ制御バス３３にＩ／Ｏ／Ｏ要求信１を
出力し、内部処理を停止する。Ｉ／Ｏボード２０のＩ／
Ｏ回＃ｒ２１は、Ｉ／Ｏ／Ｏ要求信１を受けるとアドレ
スバス３１からＩ／Ｏアドレスを読み込み、本ボードに
付与されたアドレスに該当すれば、Ｉ／Ｏ回路２１の外
部インタフェイスに対してアクセス処理を開始する。そ
の後Ｉ／Ｏ回路２１は、ＣＰＵＩＩとの間のデータ転送
が可能になると接続確認信号４２を接続する。ＣＰＵボ
ード／Ｏの内部にあるＣＰｔＪｌｌは制御バス３３で接
続確認信号４２を検出すると、ＣＰＵＩＩの内部処理を
再開し、Ｉ／Ｏ回路２１とのデータ転送を行う。
ータ転送を行うため、まずＣＰＵＩＩは、該当するＩ／
Ｏボード２０に付与されたＩ／Ｏアドレスをアドレスバ
スに出力し、かつ制御バス３３にＩ／Ｏ／Ｏ要求信１を
出力し、内部処理を停止する。Ｉ／Ｏボード２０のＩ／
Ｏ回＃ｒ２１は、Ｉ／Ｏ／Ｏ要求信１を受けるとアドレ
スバス３１からＩ／Ｏアドレスを読み込み、本ボードに
付与されたアドレスに該当すれば、Ｉ／Ｏ回路２１の外
部インタフェイスに対してアクセス処理を開始する。そ
の後Ｉ／Ｏ回路２１は、ＣＰＵＩＩとの間のデータ転送
が可能になると接続確認信号４２を接続する。ＣＰＵボ
ード／Ｏの内部にあるＣＰｔＪｌｌは制御バス３３で接
続確認信号４２を検出すると、ＣＰＵＩＩの内部処理を
再開し、Ｉ／Ｏ回路２１とのデータ転送を行う。
次にＣＰＵボード／ＯとＩ／Ｏボード２０がバスでつな
がられている場合について説明する。セレクタ回路１３
の接続路３４は、該当Ｉ／Ｏホード２０で地気につなが
れているため、低レベルになっている。
がられている場合について説明する。セレクタ回路１３
の接続路３４は、該当Ｉ／Ｏホード２０で地気につなが
れているため、低レベルになっている。
ＣＰＵＩＩは該当するＩ／Ｏ回路２１にし、Ｉ／Ｏアド
レスをアドレスバス３１に出力し、かつ制御バス３３に
Ｉ／Ｏ／Ｏ要求信１を出力するとともにセレクタ回路１
３は、Ｉ／ＯアドレスとＴ／Ｏ要求信号４１をもとに該
当するＩ／Ｏボート２０とつながれた接続路３４を選択
する。選択された接続路３４は、セレクタ回路１３によ
りそのままタイマー回路１４に直結される。従って、タ
イマー回路１４は、接続中のＩ／Ｏボート２０から地気
（低レベル）の動作禁止信号４４を受は動作が禁止状態
となりなにも処理しない。
レスをアドレスバス３１に出力し、かつ制御バス３３に
Ｉ／Ｏ／Ｏ要求信１を出力するとともにセレクタ回路１
３は、Ｉ／ＯアドレスとＴ／Ｏ要求信号４１をもとに該
当するＩ／Ｏボート２０とつながれた接続路３４を選択
する。選択された接続路３４は、セレクタ回路１３によ
りそのままタイマー回路１４に直結される。従って、タ
イマー回路１４は、接続中のＩ／Ｏボート２０から地気
（低レベル）の動作禁止信号４４を受は動作が禁止状態
となりなにも処理しない。
次にＣＰＵボード／ＯとＩ／Ｏボード２０かバスからは
ずれている場合について説明する。セレクタ回路１３の
接続路３４は、該当Ｉ／Ｏボード２０がはずれているた
め、高レベルになっている。
ずれている場合について説明する。セレクタ回路１３の
接続路３４は、該当Ｉ／Ｏボード２０がはずれているた
め、高レベルになっている。
ＣＰＵＩＩは該当するＩ／Ｏ回路２１に対し、Ｉ／Ｏア
ドレスをアドレスバス３１に出力し、かつ制御バス３３
にＩ／Ｏ要求信号４１を出力するとともにセレクタ回路
１３は、Ｉ／ＯアドレスとＩ／Ｏ要求信号４１をもとに
Ｉ／Ｏボード２０がはずれている該当する接続路３４を
選択する。選択された接続路３４はセレクタ回路１３に
よりそのままタイマー回路１４に直結される。従って、
タイマー回路１４は、接続路３４の高レベルを入力し、
動作が許可状態となる。
ドレスをアドレスバス３１に出力し、かつ制御バス３３
にＩ／Ｏ要求信号４１を出力するとともにセレクタ回路
１３は、Ｉ／ＯアドレスとＩ／Ｏ要求信号４１をもとに
Ｉ／Ｏボード２０がはずれている該当する接続路３４を
選択する。選択された接続路３４はセレクタ回路１３に
よりそのままタイマー回路１４に直結される。従って、
タイマー回路１４は、接続路３４の高レベルを入力し、
動作が許可状態となる。
タイマー回路１４は、動作許可状態になると制御バス３
３のＩ／Ｏ要求信号１を検出し、時限タイマ計測が起動
して一定時間経過後、時限超過信号４５を制御バス３３
に出力する。ＣＰＵＩＩは該当するＩ／Ｏ回路２１に対
し、Ｉ／Ｏ要求信号４１を出力しても、Ｉ／Ｏボード５
２０がはずれているため、接続確認信号４２が返送され
ない。
３のＩ／Ｏ要求信号１を検出し、時限タイマ計測が起動
して一定時間経過後、時限超過信号４５を制御バス３３
に出力する。ＣＰＵＩＩは該当するＩ／Ｏ回路２１に対
し、Ｉ／Ｏ要求信号４１を出力しても、Ｉ／Ｏボード５
２０がはずれているため、接続確認信号４２が返送され
ない。
しかし、ＣＰＵボード／Ｏの内部にあるＣＰＵ１１は制
御バス３３で接続確認信号の代りにタイマー回路１４か
ら時限超過信号４５を検出するので、ＣＰＵＩＩの内部
処理を再開し、ＣＰＵボード／ＯとＩ／Ｏボード２０間
のデータ転送を行う。
御バス３３で接続確認信号の代りにタイマー回路１４か
ら時限超過信号４５を検出するので、ＣＰＵＩＩの内部
処理を再開し、ＣＰＵボード／ＯとＩ／Ｏボード２０間
のデータ転送を行う。
以上説明したように本発明のマイクロコンピュータシス
テムは、Ｉ／Ｏボードがはずされており、接続確認信号
がＣＰＵボードに返信されない場合でも、ＣＰＵボード
内のタイマー回路がＣＰＵへ、接続確認信号のかわりに
時限超過信号を出力するように構成することにより、Ｉ
／Ｏボード抜けのためにＣＰＵの内部処理がいつまでも
停止するということがなくなる効果がある。
テムは、Ｉ／Ｏボードがはずされており、接続確認信号
がＣＰＵボードに返信されない場合でも、ＣＰＵボード
内のタイマー回路がＣＰＵへ、接続確認信号のかわりに
時限超過信号を出力するように構成することにより、Ｉ
／Ｏボード抜けのためにＣＰＵの内部処理がいつまでも
停止するということがなくなる効果がある。
第１図は本発明のマイクロコンピュータシステムの一実
施例を示す機能ブロック図である。 ／Ｏ・・・ＣＰＵボード、１１・・・ＣＰＵ、１２・・
・メモリ、１３・・・セレクタ回路、１４・・・タイマ
回路、２０・・・Ｉ／Ｏボード、３１・・・アドレスバ
ス、３２・・・データバス、３３・・・制御バス、３４
・・・接続路。
施例を示す機能ブロック図である。 ／Ｏ・・・ＣＰＵボード、１１・・・ＣＰＵ、１２・・
・メモリ、１３・・・セレクタ回路、１４・・・タイマ
回路、２０・・・Ｉ／Ｏボード、３１・・・アドレスバ
ス、３２・・・データバス、３３・・・制御バス、３４
・・・接続路。
Claims (1)
- 【特許請求の範囲】 １、中央処理装置（以後ＣＰＵ）および記憶装置（以後
メモリ）を搭載したＣＰＵボードと前記ＣＰＵおよび周
辺装置を結合するインタフェイス部を内蔵する入出力（
以後Ｉ／Ｏ）回路を搭載したＩ／Ｏボードとを有し前記
ＣＰＵボード内のＣＰＵおよびメモリと前記Ｉ／Ｏボー
ド内のＩ／Ｏ回路とはアドレスバス、データバス、およ
び制御バスで接続されるマイクロコンピュータシステム
において、 前記Ｉ／Ｏボードに搭載され前記ＣＰＵボードに接続す
る接続路へ所定の接続信号を送出する接続信号発生部と
、 前記ＣＰＵボードに搭載されＩ／ＯボードへのＩ／Ｏ要
求信号およびＩ／ＯアドレスによりＩ／Ｏボードの前記
接続路を選択しこの接続路から受信する接続信号を動作
禁止信号として転送出力するセレクタ回路と、 前記ＣＰＵボードに搭載されＩ／Ｏボードへの接続を要
求するとき時限計測を開始し所定の時限経過で時限超過
信号を前記ＣＰＵへ出力する一方前記セレクタ回路から
動作禁止信号を受信中は前記時限計測を禁止するタイマ
ー回路と、 を有することを特徴とするマイクロコンピュータシステ
ム。 ２、前記接続路に地気を接続して接続信号とする接続信
号発生部と、 前記制御バスに接続されＣＰＵからＩ／Ｏ接続を要求す
るＩ／Ｏ要求信号およびＩ／Ｏ接続を要求されたＩ／Ｏ
ボードのＩ／Ｏアドレスを入力しこの入力したＩ／Ｏア
ドレスのＩ／Ｏボードに接続する接続路を選択してこの
接続路を直接外部出力に接続するセレクタ回路と、 前記セレクタ回路により直接接続された接続路からＩ／
Ｏボードの地気による接続信号を動作禁止信号として受
信したとき前記時限計測の動作を禁止するタイマー回路
と、 を有することを特徴とする請求項１記載のマイクロコン
ピュータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6296290A JPH03263155A (ja) | 1990-03-13 | 1990-03-13 | マイクロコンピュータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6296290A JPH03263155A (ja) | 1990-03-13 | 1990-03-13 | マイクロコンピュータシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03263155A true JPH03263155A (ja) | 1991-11-22 |
Family
ID=13215462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6296290A Pending JPH03263155A (ja) | 1990-03-13 | 1990-03-13 | マイクロコンピュータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03263155A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007310467A (ja) * | 2006-05-16 | 2007-11-29 | Hitachi Ltd | ストレージシステム及びその構成変更方法 |
-
1990
- 1990-03-13 JP JP6296290A patent/JPH03263155A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007310467A (ja) * | 2006-05-16 | 2007-11-29 | Hitachi Ltd | ストレージシステム及びその構成変更方法 |
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