JPH03262186A - 印刷配線基板 - Google Patents
印刷配線基板Info
- Publication number
- JPH03262186A JPH03262186A JP6142190A JP6142190A JPH03262186A JP H03262186 A JPH03262186 A JP H03262186A JP 6142190 A JP6142190 A JP 6142190A JP 6142190 A JP6142190 A JP 6142190A JP H03262186 A JPH03262186 A JP H03262186A
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- JP
- Japan
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- hole
- land
- wiring board
- printed wiring
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004020 conductor Substances 0.000 claims abstract description 23
- 229910000679 solder Inorganic materials 0.000 abstract description 22
- 239000006071 cream Substances 0.000 abstract description 16
- 238000000034 method Methods 0.000 abstract description 4
- 230000002542 deteriorative effect Effects 0.000 abstract description 2
- 238000005476 soldering Methods 0.000 description 10
- 239000000155 melt Substances 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0094—Filling or covering plated through-holes or blind plated vias, e.g. for masking or for mechanical reinforcement
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4007—Surface contacts, e.g. bumps
Landscapes
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、部品実装を高密度化した印刷配線基板に関す
る。
る。
従来の技術
従来、印刷配線基板上に部品を実装する場合、部品の端
子を印刷配線基板上のランド部に半田付けすることによ
り実現していたのが一般的である。第３図（ａ） 、
（ｂ）に表面実装部品の端子が半田付けされている従来
の印刷配線基板を示す。図に示ずように、部品１１は、
印刷配線基板１３上にエツチング工程またはメツキ工程
により形成されたランド１４上にその端子１２がのるよ
うに配置されている。
子を印刷配線基板上のランド部に半田付けすることによ
り実現していたのが一般的である。第３図（ａ） 、
（ｂ）に表面実装部品の端子が半田付けされている従来
の印刷配線基板を示す。図に示ずように、部品１１は、
印刷配線基板１３上にエツチング工程またはメツキ工程
により形成されたランド１４上にその端子１２がのるよ
うに配置されている。
以上のように構成された印刷配線基板において、以下そ
の動作を説明する。
の動作を説明する。
第３図（ａ）に示すように、ランド１４上にクリーム半
田１５が塗布され、その上に端子１２を配置し印刷配線
基板１３をクリーム半田１５の共融点以上に加熱するこ
とによりクリーム半田１５が溶けて端子１２がランド１
４に半田付けされる。この時フィレット１６（部品の端
子が半田付けされた後の半田形状をいう。以下フィレッ
トと記す）は、同（ｂ）に見られるような形状を示し、
端子１２の周囲に形成される。
田１５が塗布され、その上に端子１２を配置し印刷配線
基板１３をクリーム半田１５の共融点以上に加熱するこ
とによりクリーム半田１５が溶けて端子１２がランド１
４に半田付けされる。この時フィレット１６（部品の端
子が半田付けされた後の半田形状をいう。以下フィレッ
トと記す）は、同（ｂ）に見られるような形状を示し、
端子１２の周囲に形成される。
このようにして端子１２と印刷配線基板１３上のランド
１４が電気的に導通されるとともに、部品１１が印刷配
線基板１３上に固定される。第４図はランド１４とスル
ホール導体１８の形状を示すものであり、１７は端子１
２とラント】４の接触部である。
１４が電気的に導通されるとともに、部品１１が印刷配
線基板１３上に固定される。第４図はランド１４とスル
ホール導体１８の形状を示すものであり、１７は端子１
２とラント】４の接触部である。
図に示すように表面実装用の部品１１の端子１２を半田
付けするラント寸法は、端子１２とランド１４の接触部
１７の面積および部品１１を固定するのに必要な強度を
考慮して決められる。
付けするラント寸法は、端子１２とランド１４の接触部
１７の面積および部品１１を固定するのに必要な強度を
考慮して決められる。
また、ランド１４と印刷配線基板１３の他の面に設けら
れている配線導体とを接続するため、スルホール導体１
８を設ける場合、ランド１４とスルホール導体１８間の
配線導体の部分をエポキシ系材料等からなるレジスト１
つを塗布することによってランド１４とスルホール導体
１８を分離し、半田付は時ランド１４上にあるクリーム
半田１５がスルホール導体１８に流れ込まないようにし
ている。部品１１の端子にはスルホール導体１８と接続
する端子１２と接続しない端子があり、レジスト１９が
塗布されない場合スルホール導体１８と接続する端子１
２のランド１４上にあるクリーム半田１６が、半田付は
時スルホール導体１８の内部に流れ込み、ランド１４上
のクリーム半田１５が不足し、スルホール導体と接続し
ないランド上にあるクリーム半田と半田付は状態にばら
つきが生じる。
れている配線導体とを接続するため、スルホール導体１
８を設ける場合、ランド１４とスルホール導体１８間の
配線導体の部分をエポキシ系材料等からなるレジスト１
つを塗布することによってランド１４とスルホール導体
１８を分離し、半田付は時ランド１４上にあるクリーム
半田１５がスルホール導体１８に流れ込まないようにし
ている。部品１１の端子にはスルホール導体１８と接続
する端子１２と接続しない端子があり、レジスト１９が
塗布されない場合スルホール導体１８と接続する端子１
２のランド１４上にあるクリーム半田１６が、半田付は
時スルホール導体１８の内部に流れ込み、ランド１４上
のクリーム半田１５が不足し、スルホール導体と接続し
ないランド上にあるクリーム半田と半田付は状態にばら
つきが生じる。
またスルホール導体１８の内部に流れ込むクリーム半田
１５の量は一定せず、したがって全端子を同一条件で半
田付けするため、従来はスルホール導体１８とランド１
４を、レジスト１９て半田（＝Ｊけ面を分離していた。
１５の量は一定せず、したがって全端子を同一条件で半
田付けするため、従来はスルホール導体１８とランド１
４を、レジスト１９て半田（＝Ｊけ面を分離していた。
発明が解決しようとする課題
しかしながら、このような従来の印刷配線基板では、部
品間隔が大きくなり、したがって部品１１の実装面積も
太き（なるため、印刷配線基板１３の形状が大型化し、
コスト高を招き電子機器を軽薄短小化できないという課
題があった。また、ランド１４内にスルホール導体１８
を設けると、半田付は性が劣化するという課題があった
。
品間隔が大きくなり、したがって部品１１の実装面積も
太き（なるため、印刷配線基板１３の形状が大型化し、
コスト高を招き電子機器を軽薄短小化できないという課
題があった。また、ランド１４内にスルホール導体１８
を設けると、半田付は性が劣化するという課題があった
。
本発明は、上記従来の課題を解決するものて、半田付は
性を劣化することなく、部品の高密度実装ができる印刷
配線基板を提供することを目的とする。
性を劣化することなく、部品の高密度実装ができる印刷
配線基板を提供することを目的とする。
課題を解決するだめの手段
本発明は上記目的を達成するために、スルホールの開口
部に設けられた部品の端子を接続するためのランド上に
、スルホールの開口部を閉塞するように蓋を形成したも
のである。
部に設けられた部品の端子を接続するためのランド上に
、スルホールの開口部を閉塞するように蓋を形成したも
のである。
作用
したがって本発明によれば、部品の端子を接続するため
のランド内にスルホールを設け、端子をランドに半田付
けした時に溶融した半田がスルホールの内部に流れ込ま
ないようにスルホールの開口部に蓋を形成したことによ
り部品間隔を小さ（でき、したがって実装面積も小さく
なり部品実装の大幅な高密度化ができるものである。
のランド内にスルホールを設け、端子をランドに半田付
けした時に溶融した半田がスルホールの内部に流れ込ま
ないようにスルホールの開口部に蓋を形成したことによ
り部品間隔を小さ（でき、したがって実装面積も小さく
なり部品実装の大幅な高密度化ができるものである。
実施例
以下本発明の一実施例を第１図（ａ） 、 （ｂ）およ
び第２図を参照しながら説明する。
び第２図を参照しながら説明する。
図において、１は印刷配線基板２に実装する部品、３は
印刷配線基板２上に半田付けする部品１の端子、４は部
品１の端子３を半田付けするため印刷配線基板２上に形
成したランド、５は端子３が半田付けされた後の半田形
状でフィシ・ソト、６は印刷配線基板２に穿孔されたス
ルホール７の内壁に設けられて配線層間を電気的に接続
するスルホール導体、８はスルホール７を閉塞するため
の絶縁膜よりなる蓋、９はラント４の上に印刷されたク
リーム半田である。
印刷配線基板２上に半田付けする部品１の端子、４は部
品１の端子３を半田付けするため印刷配線基板２上に形
成したランド、５は端子３が半田付けされた後の半田形
状でフィシ・ソト、６は印刷配線基板２に穿孔されたス
ルホール７の内壁に設けられて配線層間を電気的に接続
するスルホール導体、８はスルホール７を閉塞するため
の絶縁膜よりなる蓋、９はラント４の上に印刷されたク
リーム半田である。
上記構成において動作を説明すると、印刷配線基板２上
のランド４内の部品１の端子３と接触する領域の中央部
にスルホール７を設け、つぎにランド４に接続してスル
ホール７の内壁にスルホール導体６を形成し、そのスル
ホール導体６を確実には閉塞できる最小面積の領域にフ
ィルム状の絶縁膜よりなる蓋８を形成する。蓋８は、通
常の印刷配線基板製造工程中のレジスト印刷工程によっ
て形成することが可能である。
のランド４内の部品１の端子３と接触する領域の中央部
にスルホール７を設け、つぎにランド４に接続してスル
ホール７の内壁にスルホール導体６を形成し、そのスル
ホール導体６を確実には閉塞できる最小面積の領域にフ
ィルム状の絶縁膜よりなる蓋８を形成する。蓋８は、通
常の印刷配線基板製造工程中のレジスト印刷工程によっ
て形成することが可能である。
次に第１図（ｂ）に示すよう１こ印刷配線基板２上のラ
ンド４に示すクリーム半田９を塗布する。クリーム半田
９を印刷する部分は、ランド４上の蓋８の面積が小さい
場合は蓋８を含むランド４全体に塗布し、蓋８の面積が
大きい場合は、蓋８を除いた部分のランド４に塗布する
。
ンド４に示すクリーム半田９を塗布する。クリーム半田
９を印刷する部分は、ランド４上の蓋８の面積が小さい
場合は蓋８を含むランド４全体に塗布し、蓋８の面積が
大きい場合は、蓋８を除いた部分のランド４に塗布する
。
次に第２図に示すように部品１を、その端子３がラント
４の上に位置するように配置し、半田付けする。ラント
４上の蓋８はランド４と端子３か接触する部分の中心に
位置しているため、端子３の周囲部でフィレット５が形
成でき、またスルホール７の内部は、蓋８て閉塞されて
いるためクリーム半田９が流れ込むことがなく良好な半
田付は性が得られる。
４の上に位置するように配置し、半田付けする。ラント
４上の蓋８はランド４と端子３か接触する部分の中心に
位置しているため、端子３の周囲部でフィレット５が形
成でき、またスルホール７の内部は、蓋８て閉塞されて
いるためクリーム半田９が流れ込むことがなく良好な半
田付は性が得られる。
このように、上記実施例によればスルホール７の上を蓋
８で閉塞しているために部品１の端子３をランド４の上
にのせて半田付けしてもクリーム半田９が溶融した時ス
ルホール７の内部に流れ込むことがなく、したがって良
好な半田付は性が得られるとともに印刷配線基板２の形
状を小さくすることができ、電子機器の小形化に役立つ
ものである。
８で閉塞しているために部品１の端子３をランド４の上
にのせて半田付けしてもクリーム半田９が溶融した時ス
ルホール７の内部に流れ込むことがなく、したがって良
好な半田付は性が得られるとともに印刷配線基板２の形
状を小さくすることができ、電子機器の小形化に役立つ
ものである。
発明の効果
本発明は上記実施例から明らかなように、印刷配線基板
上のランドの部分に設けられたスルホールの上に絶縁膜
の蓋を形成したものであり、搭載部品間の間隔を小さく
して実装することが可能となり、印刷配線基板」二に設
けられた各ラント間で半田付は性にばらつきを発生する
こともな（すぐれた半田付は信頼性を得ることができる
。さらに高密度実装および印刷配線基板の形状を小さく
てきることによる電子機器の軽薄短小化、低コスト化に
も有効である。
上のランドの部分に設けられたスルホールの上に絶縁膜
の蓋を形成したものであり、搭載部品間の間隔を小さく
して実装することが可能となり、印刷配線基板」二に設
けられた各ラント間で半田付は性にばらつきを発生する
こともな（すぐれた半田付は信頼性を得ることができる
。さらに高密度実装および印刷配線基板の形状を小さく
てきることによる電子機器の軽薄短小化、低コスト化に
も有効である。
第１図（ａ）は本発明の一実施例の印刷配線基板の要部
断面図、同図（ｂ）はクリーム半田を塗布した時の状態
を示す同じく要部断面図、第２図は同印刷配線基板の要
部平面図、第３図（ａ） 、 （ｂ）は従来の印刷配線
基板の要部断面図、第４図は同従来例の要部平面図であ
る。 １・・・・・・部品、２・・・・・・印刷配線基板、３
・旧・・端子、４・・・・・・ランド、６・・・・・・
スルホール導体、７・・・・・・スルホール、８・旧・
・蓋。
断面図、同図（ｂ）はクリーム半田を塗布した時の状態
を示す同じく要部断面図、第２図は同印刷配線基板の要
部平面図、第３図（ａ） 、 （ｂ）は従来の印刷配線
基板の要部断面図、第４図は同従来例の要部平面図であ
る。 １・・・・・・部品、２・・・・・・印刷配線基板、３
・旧・・端子、４・・・・・・ランド、６・・・・・・
スルホール導体、７・・・・・・スルホール、８・旧・
・蓋。
Claims (1)
- スルホールを設け、そのスルホールの内壁に形成された
スルホール導体によって両面および内層に設けられた配
線導体を電気的に接続し、前記スルホールの開口部に設
けられた部品の端子を接続するためのランド上に前記ス
ルホールの開口部を閉塞するように蓋を形成した印刷配
線基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6142190A JPH03262186A (ja) | 1990-03-13 | 1990-03-13 | 印刷配線基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6142190A JPH03262186A (ja) | 1990-03-13 | 1990-03-13 | 印刷配線基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03262186A true JPH03262186A (ja) | 1991-11-21 |
Family
ID=13170614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6142190A Pending JPH03262186A (ja) | 1990-03-13 | 1990-03-13 | 印刷配線基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03262186A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5706178A (en) * | 1995-12-20 | 1998-01-06 | Intel Corporation | Ball grid array integrated circuit package that has vias located within the solder pads of a package |
| US5734560A (en) * | 1994-12-01 | 1998-03-31 | International Business Machines Corporation | Cap providing flat surface for DCA and solder ball attach and for sealing plated through holes, multi-layer electronic sturctures including the cap |
| DE19758547B4 (de) * | 1996-05-17 | 2005-01-20 | National Semiconductor Corp.(N.D.Ges.D.Staates Delaware), Santa Clara | Halbleiterbaustein |
-
1990
- 1990-03-13 JP JP6142190A patent/JPH03262186A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5734560A (en) * | 1994-12-01 | 1998-03-31 | International Business Machines Corporation | Cap providing flat surface for DCA and solder ball attach and for sealing plated through holes, multi-layer electronic sturctures including the cap |
| US5773195A (en) * | 1994-12-01 | 1998-06-30 | International Business Machines Corporation | Cap providing flat surface for DCA and solder ball attach and for sealing plated through holes, multi-layer electronic structures including the cap, and a process of forming the cap and for forming multi-layer electronic structures including the cap |
| US5706178A (en) * | 1995-12-20 | 1998-01-06 | Intel Corporation | Ball grid array integrated circuit package that has vias located within the solder pads of a package |
| DE19758547B4 (de) * | 1996-05-17 | 2005-01-20 | National Semiconductor Corp.(N.D.Ges.D.Staates Delaware), Santa Clara | Halbleiterbaustein |
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