JPH03261224A - Ｐｌｌ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要］ ＰＬＬ装置に関し、 データ信号中の同期信号入力時間内に短時間で同期を完
了できるＰＬＬ装置を提供することを目的とし、 制御電圧によって発振周波数が変化する電圧制御発振器
と、電圧制御発振器からの出力クロックを分周するとと
もに、該分周出力クロックを同期クロックとして取り出
すリセット付きの分周器と、少なくとも信号中に同期の
ためのデータ区間を有するデータ信号と、該分周器出力
との位相差を検出する位相比較回路と、位相比較回路の
出力を電圧に変換し、前記制御電圧として電圧制御発振
器に出力する電圧変換回路と、データ信号中のデータ区
間から同期化するための所定の符号を検出すると、パル
スを発生する符号検出回路とを備え、前記分周器および
位相比較回路は、符号検出回路からパルスが発生したと
き、該パルスに応答してイニシャライズし、このとき分
周器の出力レベルとデータ信号とを同期関係に移行させ
るように構成する。

〔産業上の利用分野〕

本発明は、ＰＬＬ装置に係り、詳しくは、データ信号中
に同期をさせる区間を持ち、前記データ区間内に同期し
たクロックを発生させるためのＰＬＬ装置に関する。

ＰＬＬ装置は、出力発信周波数が入力周波数に一致する
ように入力周波数と電圧制御発振器（ＶＣＯ）の発振周
波数を位相比較、検出し、帰還制御するもので、応用例
としては、例えばＡＭＩＩ送波発振、周波数シンセサイ
ザ、ＦＭ復調器などがある。

〔従来の技術〕

−ｉに、データ信号中に同期信号を含むタイプのＰＬＬ
装置では、該同期信号を検出すると、前記データ信号に
同期したクロックを生成する。このとき、データ信号中
に含まれている同期信号の時間は限られているので、同
期信号が入力されている時間内にＰＬＬ装置は同期を完
了しなければならない。このため、ＰＬＬ装置の同期完
了を短時間にする必要がある。

従来のＰＬＬ装置では、データ信号中に同期信号を含ん
でいる場合、同期信号が検出されるまでは電圧制御発振
器（ＶＣＯ）の分周器出力は、メインクロックと位相差
を検出し、同期させて一定周波数にしている。すなわち
、リード信号中に同期信号が検出されると、ＶＣＯＯ分
周器出力の同期対象をメインクロックからデータ信号に
切り換えて前記分周器出力とデータ信号を同期させるた
めに、これらの位相差に相当する電圧に変換し、その電
圧に従って発振周波数を変化させることによりデータ信
号と分周器出力が同期する。

あるいは、他の方法としては、例えば同期信号が検出さ
れるまでＶＣＯを自走状態（ＶＣＯに入力される制御ａ
Ｉｌ電圧を一定にする）にしておき、データ信号中に同
期信号が検出されると、ＶＣＯの自走状態を解除し、Ｖ
ＣＯの周器出力とデータ信号を同期させるために、これ
らの位相差に相当する電圧に変換し、その電圧に従って
発振周波数を変化させることによりデータ信号と分周器
出力を同期させるようにしている。

〔発明が解決しようとする課題〕

しかしながら、このような従来のＰＬＬ装置にあっては
、データ信号中の同期信号が検出されたときにデータ信
号とＶＣＯの分周器出力は非同期状態となっており、上
記方式の場合、同期状態にするのに多くの時間を要し、
結果的にある一定時間内にデータ信号の同期クロックを
生成できない（同期を完了できない）という問題点があ
った。

すなわち、同期状態にするのに多くの時間を要する理由
は、次の通りである。

ＶＣＯの電圧に対する周波数変動率が大きいと、電圧が
少し変化しても周波数が大きく変化してしまって電圧に
同期するクロックを生成できないので、周波数変動を抑
えて徐々にデータ信号に同期させる、または位相差に対
する電圧変換率を調整して徐々にデータ信号に同期させ
るようにする−ためである。

ところが、データ信号中の同期信号は常に入力されてい
るわけではな（、ある一定時間だけデータ信号に同期信
号が入力されているので、その同期信号入力時間内にデ
ータ信号の同期クロックが生成できないと、同期を完了
することができなくＣる。

そこで本発明は、データ信号中の同期信号入力時間内に
短時間で同期を完了できるＰＬＬ装置を提供することを
目的としている。

〔課題を解決するための手段］ 本発明によるＰＬＬ装置は上記目的達成のため、制御電
圧によって発振周波数が変化する電圧制御発振器と、電
圧制御発振器からの出力クロックを分周するとともに、
該分周出力クロックを同期クロックとして取り出すリセ
ット付きの分周器と、少なくとも信号中に同期のための
データ区間を有するデータ信号と、該分周器出力との位
相差を検出する位相比較回路と、位相比較回路の出力を
電圧に変換し、前記制御電圧として電圧制御発振器に出
力する電圧変換回路と、データ信号中のデータ区間から
同期化するための所定の符号を検出すると、パルスを発
生する符号検出回路とを備え、前記分周器および位相比
較回路は、符号検出回路からパルスが発生したとき、該
パルスに応答してイニシャライズし、このとき分周器の
出力レベルとデータ信号とを同期関係に移行させるよう
に構成している。

［作用］ 本発明では、符号検出回路によりデータ信号中のデータ
区間から同期化するための所定の符号が検出されると、
符号検出回路からパルスが発生し、該パルスに応答して
分周器および位相比較回路がイニシャライズされ、この
とき分周器の出力レベルとデータ信号とを同期関係に移
行させる。

したがって、データ信号中の所定の符号（同期信号）を
検出したときに直ちにデータ信号と分周器出力とが同期
状態となり、短時間で同期を完了できる。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第１〜３図は本発明に係るＰＬＬ装置の一実施例を示す
図であり、磁気ディスクに適用した場合の例である。

第１図は本装置の基本ブロック図であり、特にデータ信
号中の同期信号に応答して同期クロックを生成する部分
を示している。この図において、１は同期信号検出回路
、２は■ＣＯ回路（電圧制御発振器）、３はリセット付
きの分周回路（分周器に相当）、４は位相比較回路、５
は電圧変換回路である。

同期信号検出回路（符号検出回路に相当）１にはデータ
信号が入力されており、同期信号検出回路１は動作クロ
ックに同期して作動し、データ信号中のデータ区間から
同期化するための所定の符号（同期信号に相当）を検出
すると、ワンショットパルスを発生し、分周回路３およ
び位相比較回路４に出力する。■Ｃ○００回路入力され
る電圧（制御電圧）で発振周波数を変化させる回路であ
り、分周回路３はＶＣ○回路２で生成されたクロックを
分周して同期クロックとして取り出すとともに、この分
周出力を位相比較回路４に帰還させる。位相比較回路４
はデータ信号と分周回路３で分周された信号との位相差
を比較してその結果を電圧変換回路５に出力する。電圧
変換回路５は位相比較回路４での位相差に従ってその出
力電圧を変化させてｖＣＯ００回路出力する回路である
。

第２図は第１図の回路をより具体的に示すもので、同図
において、データ転送レートを５００ｋｂｐｓ、■ＣＯ
００回路中心周波数を２ＭＨｚとすると、分周回路３は
２ビツトカウンタ３Ａ、３Ｂにより構成される。また、
同期信号検出回路１はデータ信号ＲＤＴ中から同期信号
に対応するデータ（００Ｌ＆を１バイト検出すると、“
Ｈ”を出力するもので構成され、位相比較回路４はデー
タ信号ＲＤＴと分周回路３における２ビツトカウンタ３
Ａの出力信号ＣＰ３の位相差を検出し、位相信号ＣＭＰ
を出力する。なお、信号ＣＰ３はデータ信号ＲＤＴの同
期クロックに相当する信号ＲＣＬＫに対し、２倍の周波
数を有している。

■Ｃ○００回路出力信号は２ビツトカウンタ３Ａのクロ
ック端子に入力され、２ビツトカウンタ３Ａの出力信号
ＣＰ３は２ビツトカウンタ３Ｂのクロック端子に入力さ
れるとともに、位相比較回路４に帰還される。そして、
２ビツトカウンタ３Ｂの出力端子から同期クロックＲＣ
ＬＫが取り出される。

次に、作用を説明する。

第３図は動作のタイもングチャートである。まず、磁気
ディスク装置からリードされてきたデータ信号ＲＤＴに
同期信号（００）　、、が検出されない場合、■ＣＯ回
路２は中心周波数２ＭＨ２で発振しており、データ信号
ＲＤＴとは非同期になっている。

いま、データ信号ＲＤＴに同期パターン（００）　、ｂ
が１バイト入力されると、同期信号検出回路１の出力信
号５ＹＮＣはワンショットパルスのＬ”となる。この出
力信号５ＹＮＣが“′Ｈ″からＩＩＬ″に変化してから
最初のデータ信号ＲＤＴにより分周回路３および位相比
較回路４がイニシャライズされ、このとき強制的に分周
回路３の出力信号ＲＣＬＫの“Ｌ゛レベル中心にデータ
信号ＲＤＴが位置するように出力信号ＲＣＬＫとデータ
信号ＲＤＴとが同期するような処理が行われる。イニシ
ャライズ終了後は、データ信号ＲＤＴの立ち上がりと２
ピントカウンタ３Ａの出力信号ＣＰ３の時間差が検出さ
れ、常に分周回路３の出力信号ＲＣＬＫの゛Ｌ゛レベル
の中心に位置するように制御され、同期状態に維持され
る。

このように、本実施例ではデータ信号中の同期信号を同
期信号検出回路１によって監視し、同期信号が検出され
ると、分周回路３および位相比較回路４をイニシャライ
ズし、すばやく分周回路３の出力を同期信号に同期させ
ている。したがって、データ信号中の同期信号に同期す
るクロックを１威する場合には、短時間で同期を完了さ
せることができる。これは、同期信号の存在が短時間で
も同期したクロックを１威できることを意味している。

したがって、データ信号からのデータの読み取り性能を
向上させることができ、いわゆるリードマージンを高め
ることができる。

［発明の効果］ 本発明によれば、データ信号中の所定の符号（同期信号
）を検出したときに直ちにデータ信号と分周器出力とを
同期状態にすることができ、データ信号中の同期信号入
力時間内に短時間で同期を完了させることができる。し
たがって、データ信号からのデータの読み取り性能を向
上させることができ、リードマージンを高めることがで
きる。

【図面の簡単な説明】

第１〜３図は本発明に係るＰＬＬ装置の一実施例を示す
図であり、 第１図はその基本ブロック図、 第２図は第１図の回路をより具体的に示すブロック図、 第３図はそのタイミングチャートである。 １・・・・・・同期信号検出回路（符号検出回路）、２
・・・・・・■Ｃｏ回路、 ３・・・・・・分周回路（分周器）、 ３Ａ、３Ｂ・・・・・・２ビツトカウンタ、４・・・・
・・位相比較回路、 ５・・・・・・電圧変換回路。

Claims (1)

1. 【特許請求の範囲】 制御電圧によって発振周波数が変化する電圧制御発振器
   と、 電圧制御発振器からの出力クロックを分周するとともに
   、該分周出力クロックを同期クロックとして取り出すリ
   セット付きの分周器と、 少なくとも信号中に同期のためのデータ区間を有するデ
   ータ信号と、該分周器出力との位相差を検出する位相比
   較回路と、 位相比較回路の出力を電圧に変換し、前記制御電圧とし
   て電圧制御発振器に出力する電圧変換回路と、 データ信号中のデータ区間から同期化するための所定の
   符号を検出すると、パルスを発生する符号検出回路とを
   備え、 前記分周器および位相比較回路は、符号検出回路からパ
   ルスが発生したとき、該パルスに応答してイニシャライ
   ズし、このとき分周器の出力レベルとデータ信号とを同
   期関係に移行させるように構成したことを特徴とするＰ
   ＬＬ装置。