JPH0325954A - 集積回路の設計方法 - Google Patents
集積回路の設計方法Info
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- JPH0325954A JPH0325954A JP16143789A JP16143789A JPH0325954A JP H0325954 A JPH0325954 A JP H0325954A JP 16143789 A JP16143789 A JP 16143789A JP 16143789 A JP16143789 A JP 16143789A JP H0325954 A JPH0325954 A JP H0325954A
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- wiring pattern
- wiring
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Links
- 238000000034 method Methods 0.000 claims abstract description 13
- 239000002184 metal Substances 0.000 abstract description 10
- 238000005530 etching Methods 0.000 abstract description 8
- 238000011960 computer-aided design Methods 0.000 description 8
- 230000007717 exclusion Effects 0.000 description 3
- 238000012938 design process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路の設計方法に関し、特にＣＡＤ（コン
ピュータによる設計支援）を用いてマクセル方式の集積
回路の設計を行なう際の内部配線領域パターン設計方法
に関する。
ピュータによる設計支援）を用いてマクセル方式の集積
回路の設計を行なう際の内部配線領域パターン設計方法
に関する。
マクロセル方式の集積回路は、ＩＣチップ設計領域の周
辺部の入出力回路領域に囲まれた内部配線領域内に、複
数の機能ブロックを有している。
辺部の入出力回路領域に囲まれた内部配線領域内に、複
数の機能ブロックを有している。
従来の設計方法では、これら複数の機能ブロックの間の
ブロック間配線領域に、複数のＸ及びＹ方向の配線パタ
ーンをＣＡＤを用いて描き、信号線，電源及びグランド
線の配線することで全チップパターンを構戒していた。
ブロック間配線領域に、複数のＸ及びＹ方向の配線パタ
ーンをＣＡＤを用いて描き、信号線，電源及びグランド
線の配線することで全チップパターンを構戒していた。
上述した従来の集積回路の設計方法は、内部配線領域の
ブロック間配線領域が、必要な信号及び電源グランド配
線のパターンのみで構成しており、かつそれらは基本的
にはＸ方向及びＹ方向の二種類の配線パターンであった
。
ブロック間配線領域が、必要な信号及び電源グランド配
線のパターンのみで構成しており、かつそれらは基本的
にはＸ方向及びＹ方向の二種類の配線パターンであった
。
最近の微細化技術により、実際のＬＳＩ製造過程におけ
る各金属配線層のエッチング工程において、ＬＳＩチッ
プ全体の面積に対して各金属配線部分を除いたいわゆる
「残し領域」が、人手によりパターン設計を処理するに
は極めて少ない比率になってきており、エッチングの精
度を維持するのが非常に難かしく、ＬＳＩの歩留り低下
を招くという欠点があった。
る各金属配線層のエッチング工程において、ＬＳＩチッ
プ全体の面積に対して各金属配線部分を除いたいわゆる
「残し領域」が、人手によりパターン設計を処理するに
は極めて少ない比率になってきており、エッチングの精
度を維持するのが非常に難かしく、ＬＳＩの歩留り低下
を招くという欠点があった。
さらに現在は、金属配線が２層から３層，４層へと構戒
可能になっており、配線方向成分としてＸ方向が第１，
第３の金属配線、Ｙ或分が第２，第４の金属配線と細分
化されてきており、ますます、各金属配線の「残し領域
」が減少してエッチング技術を難かしくしてきた． 〔課題を解決するための手段〕 本発明の集積回路の設計方法は、ブロック間配線領域を
介して配置された複数の機能ブロックを有する内部配線
領域と、該内部配線領域を囲む入出力回路領域とを有す
るチップ設計領域を、ＣＡＤを用いてマクロセル方式に
より設計する集積回路の設計において、前記ブロック間
配線領域の設計が、 （Ａ） 複数のＸ及びＹ方向の配線パターンを形成す
るステップ、 （Ｂ） 前記Ｘ又はＹ方向のいずれかの一方を基準と
した配線パターン及び前記機能ブロックから、所定の間
隔を離したパターンを認識しながら縮小することにより
、微細形状部分を順次省略して単純近似パターンを抽出
するステップ、 （Ｃ） 前記単純近似パターンを、前記基準とした配
線パターン及び前記機能ブロックの方向に所定の値だけ
近ずけて拡大して拡大パターンを形成するステップ、 を含んで構成されている． 〔実施例〕 次に、本発明について図面を参照して説明する。
可能になっており、配線方向成分としてＸ方向が第１，
第３の金属配線、Ｙ或分が第２，第４の金属配線と細分
化されてきており、ますます、各金属配線の「残し領域
」が減少してエッチング技術を難かしくしてきた． 〔課題を解決するための手段〕 本発明の集積回路の設計方法は、ブロック間配線領域を
介して配置された複数の機能ブロックを有する内部配線
領域と、該内部配線領域を囲む入出力回路領域とを有す
るチップ設計領域を、ＣＡＤを用いてマクロセル方式に
より設計する集積回路の設計において、前記ブロック間
配線領域の設計が、 （Ａ） 複数のＸ及びＹ方向の配線パターンを形成す
るステップ、 （Ｂ） 前記Ｘ又はＹ方向のいずれかの一方を基準と
した配線パターン及び前記機能ブロックから、所定の間
隔を離したパターンを認識しながら縮小することにより
、微細形状部分を順次省略して単純近似パターンを抽出
するステップ、 （Ｃ） 前記単純近似パターンを、前記基準とした配
線パターン及び前記機能ブロックの方向に所定の値だけ
近ずけて拡大して拡大パターンを形成するステップ、 を含んで構成されている． 〔実施例〕 次に、本発明について図面を参照して説明する。
第１図はＩＣチップ設計領域の平面図、第２図（ａ）〜
（ｄ）は本発明の第１の実施例を説明するために設計工
程順に示した第１図のブロック間配線領域の拡大平面図
である． 第１図に示すように、ＩＣチップ設計領域１は、周辺の
入出力回路領域２で囲まれた内部配線領域４に、４つの
機能ブロック３をブロック間配線領域５を介して配置し
ている。
（ｄ）は本発明の第１の実施例を説明するために設計工
程順に示した第１図のブロック間配線領域の拡大平面図
である． 第１図に示すように、ＩＣチップ設計領域１は、周辺の
入出力回路領域２で囲まれた内部配線領域４に、４つの
機能ブロック３をブロック間配線領域５を介して配置し
ている。
第２図（ａ）に示すように、ブロック３の間のブロック
間配線領域５にＸ方向配線パターン６と斜線に示すＹ方
向配線パターン及び接続領域８を描いて配置する。
間配線領域５にＸ方向配線パターン６と斜線に示すＹ方
向配線パターン及び接続領域８を描いて配置する。
次に第２図（ｂ）に示すように、ブロック間配線領域５
からＸ方向配線パターン６を除外しかつＹ方向配線パタ
ーン７を含むＸ方向配線パターン除外領域９（破線に示
す）をＣＡＤにより認識する． 次に、第２図（Ｃ）に示すように、Ｘ方向配線パターン
除外領域９を機能ブロック３とＸ方向配線パターン６の
辺からそれぞれ等しい間隔ｄだけ離して縮小し例えば破
線に示す縮小島パターン９′になった後、さらに間隔ｄ
を大きくして微細形状部Ｐなどを削除し、単純近似され
た縮小島パターン９１〜１１．を形戒する。
からＸ方向配線パターン６を除外しかつＹ方向配線パタ
ーン７を含むＸ方向配線パターン除外領域９（破線に示
す）をＣＡＤにより認識する． 次に、第２図（Ｃ）に示すように、Ｘ方向配線パターン
除外領域９を機能ブロック３とＸ方向配線パターン６の
辺からそれぞれ等しい間隔ｄだけ離して縮小し例えば破
線に示す縮小島パターン９′になった後、さらに間隔ｄ
を大きくして微細形状部Ｐなどを削除し、単純近似され
た縮小島パターン９１〜１１．を形戒する。
ここで二つのＸ方向配線パターン６の間隔Ｗの半分以上
に間隔ｄを設定すれば、間隔Ｗ間には島は無い． 次に、第２図（ｄ）に示すように、縮小島パターン９，
〜１１，を相対するＸ方向配線パターン６及びブロック
３の方向に等寸法に拡大すれば、形状を保ちながら一点
鎖線に示す拡大島パターン９ｂ〜ｌｌｂが形成できる。
に間隔ｄを設定すれば、間隔Ｗ間には島は無い． 次に、第２図（ｄ）に示すように、縮小島パターン９，
〜１１，を相対するＸ方向配線パターン６及びブロック
３の方向に等寸法に拡大すれば、形状を保ちながら一点
鎖線に示す拡大島パターン９ｂ〜ｌｌｂが形成できる。
最終的に拡大島パターン９ｂ〜ｌｌｂは、Ｘ方向配線パ
ターン６と同じ工程で金属配線層となる６ このように、ＣＡＤによるパターン縮小・抽出技術によ
り、Ｘ方向配線パターン６とブロック３から作られる大
きなあき領域にのみ、単純近似されたパターンの島を形
成保ちながら再び必要な大きさまで拡大するので、不要
な微細形状がなく、エッチング品質が良い集積回路が設
計できる。
ターン６と同じ工程で金属配線層となる６ このように、ＣＡＤによるパターン縮小・抽出技術によ
り、Ｘ方向配線パターン６とブロック３から作られる大
きなあき領域にのみ、単純近似されたパターンの島を形
成保ちながら再び必要な大きさまで拡大するので、不要
な微細形状がなく、エッチング品質が良い集積回路が設
計できる。
第３図（ａ）〜（ｃ）は本発明の第２の実施例を説明す
るために工程順に示した第１図のブロック間配線領域の
拡大平面図である。
るために工程順に示した第１図のブロック間配線領域の
拡大平面図である。
第３図（ａ）に示すように、ブロック３の間が連がるよ
うにＸ方向配線パターン６を見掛上延長してＸ方向延長
線パターンをＣＡＤで認識させる。
うにＸ方向配線パターン６を見掛上延長してＸ方向延長
線パターンをＣＡＤで認識させる。
次に第３図（ｂ）及び（Ｃ）に示すように、第１−の実
施例と同じ処理を行なって縮小島パターン９ｃ〜１２ｃ
及び拡大島パターン９ｄ〜１２ｄを順次抽出する。
施例と同じ処理を行なって縮小島パターン９ｃ〜１２ｃ
及び拡大島パターン９ｄ〜１２ｄを順次抽出する。
本実施例によると、島のパターンが全て矩形で抽出でき
る利点がある。
る利点がある。
なお、前記２つの実施例はＸ方向配線パターンについて
記述したが、Ｙ方向配線パターンでも同様の処理を行な
うことができる。
記述したが、Ｙ方向配線パターンでも同様の処理を行な
うことができる。
以上説明したように本発明は、機能ブロック間の信号お
よび電源グランド等の絶対必要な配線間に存在する残し
領域において、一定間隔以上のあき領域内に単純パター
ンの金属配線領域をＣＡＤにより設計して構成させるこ
とにより、ＩＣチップ内部の金属配線領域を増加させる
ので、従来技術のエッチング工程でもエッチング品質が
維持できる効果がある。
よび電源グランド等の絶対必要な配線間に存在する残し
領域において、一定間隔以上のあき領域内に単純パター
ンの金属配線領域をＣＡＤにより設計して構成させるこ
とにより、ＩＣチップ内部の金属配線領域を増加させる
ので、従来技術のエッチング工程でもエッチング品質が
維持できる効果がある。
第１図はＩＣヂップ設計領域の平面図、第２図（ａ）〜
（ｄ）は本発明の第１の実施例を説明するために設計工
程順に示した第１図のブロック間配線領域の拡大平面図
、第３図（ａ）〜（Ｃ）は本発明の第２の実施例を説明
するために工程順に示した第１図のブロック間配線領域
の拡大平面図である。 １・・・ＩＣチップ設計領域、２・・・入出力回路領域
、３・・・機能ブロック、４・・・内部配線領域、５・
・・ブロック間配線領域、６・・・Ｘ方向配線パターン
、６１・・・Ｘ方向延長線パターン、７・・・Ｙ方向配
線パターン、９・・・Ｘ方向配線パターン除外領域、９
１・・縮小島パターン、９ｂ・・・拡大島パターン。
（ｄ）は本発明の第１の実施例を説明するために設計工
程順に示した第１図のブロック間配線領域の拡大平面図
、第３図（ａ）〜（Ｃ）は本発明の第２の実施例を説明
するために工程順に示した第１図のブロック間配線領域
の拡大平面図である。 １・・・ＩＣチップ設計領域、２・・・入出力回路領域
、３・・・機能ブロック、４・・・内部配線領域、５・
・・ブロック間配線領域、６・・・Ｘ方向配線パターン
、６１・・・Ｘ方向延長線パターン、７・・・Ｙ方向配
線パターン、９・・・Ｘ方向配線パターン除外領域、９
１・・縮小島パターン、９ｂ・・・拡大島パターン。
Claims (1)
- 【特許請求の範囲】 ブロック間配線領域を介して配置された複数の機能ブロ
ツクを有する内部配線領域と、該内部配線領域を囲む入
出力回路領域とを有するチップ設計領域を、ＣＡＤを用
いてマクロセル方式により設計する集積回路の設計にお
いて、前記ブロック間配線領域の設計が、 （Ａ）複数のＸ及びＹ方向の配線パターンを形成するス
テップ、 （Ｂ）前記Ｘ又はＹ方向のいずれかの一方を基準とした
配線パターン及び前記機能ブロックから、所定の間隔を
離したパターンを認識しながら縮小することにより、微
細形状部分を順次省略して単純近似パターンを抽出する
ス テップ、 （Ｃ）前記単純近似パターンを、前記基準とした配線パ
ターン及び前記機能ブロックの方向に所定の値だけ近ず
けて拡大して拡大パターンを形成するステップ、 を含むことを特徴とする集積回路の設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16143789A JPH0325954A (ja) | 1989-06-23 | 1989-06-23 | 集積回路の設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16143789A JPH0325954A (ja) | 1989-06-23 | 1989-06-23 | 集積回路の設計方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0325954A true JPH0325954A (ja) | 1991-02-04 |
Family
ID=15735096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16143789A Pending JPH0325954A (ja) | 1989-06-23 | 1989-06-23 | 集積回路の設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0325954A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005316135A (ja) * | 2004-04-28 | 2005-11-10 | Toshiba Corp | 設計パターン補正方法と設計パターン作成方法及びプロセス近接効果補正方法 |
-
1989
- 1989-06-23 JP JP16143789A patent/JPH0325954A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005316135A (ja) * | 2004-04-28 | 2005-11-10 | Toshiba Corp | 設計パターン補正方法と設計パターン作成方法及びプロセス近接効果補正方法 |
| US7949967B2 (en) | 2004-04-28 | 2011-05-24 | Kabushiki Kaisha Toshiba | Design Pattern correcting method, process proximity effect correcting method, and semiconductor device manufacturing method |
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