JPH0325954A - 集積回路の設計方法 - Google Patents
集積回路の設計方法Info
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- JPH0325954A JPH0325954A JP16143789A JP16143789A JPH0325954A JP H0325954 A JPH0325954 A JP H0325954A JP 16143789 A JP16143789 A JP 16143789A JP 16143789 A JP16143789 A JP 16143789A JP H0325954 A JPH0325954 A JP H0325954A
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- wiring pattern
- wiring
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Links
- 238000000034 method Methods 0.000 claims abstract description 13
- 239000002184 metal Substances 0.000 abstract description 10
- 238000005530 etching Methods 0.000 abstract description 8
- 238000011960 computer-aided design Methods 0.000 description 8
- 230000007717 exclusion Effects 0.000 description 3
- 238000012938 design process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路の設計方法に関し、特にCAD(コン
ピュータによる設計支援)を用いてマクセル方式の集積
回路の設計を行なう際の内部配線領域パターン設計方法
に関する。
ピュータによる設計支援)を用いてマクセル方式の集積
回路の設計を行なう際の内部配線領域パターン設計方法
に関する。
マクロセル方式の集積回路は、ICチップ設計領域の周
辺部の入出力回路領域に囲まれた内部配線領域内に、複
数の機能ブロックを有している。
辺部の入出力回路領域に囲まれた内部配線領域内に、複
数の機能ブロックを有している。
従来の設計方法では、これら複数の機能ブロックの間の
ブロック間配線領域に、複数のX及びY方向の配線パタ
ーンをCADを用いて描き、信号線,電源及びグランド
線の配線することで全チップパターンを構戒していた。
ブロック間配線領域に、複数のX及びY方向の配線パタ
ーンをCADを用いて描き、信号線,電源及びグランド
線の配線することで全チップパターンを構戒していた。
上述した従来の集積回路の設計方法は、内部配線領域の
ブロック間配線領域が、必要な信号及び電源グランド配
線のパターンのみで構成しており、かつそれらは基本的
にはX方向及びY方向の二種類の配線パターンであった
。
ブロック間配線領域が、必要な信号及び電源グランド配
線のパターンのみで構成しており、かつそれらは基本的
にはX方向及びY方向の二種類の配線パターンであった
。
最近の微細化技術により、実際のLSI製造過程におけ
る各金属配線層のエッチング工程において、LSIチッ
プ全体の面積に対して各金属配線部分を除いたいわゆる
「残し領域」が、人手によりパターン設計を処理するに
は極めて少ない比率になってきており、エッチングの精
度を維持するのが非常に難かしく、LSIの歩留り低下
を招くという欠点があった。
る各金属配線層のエッチング工程において、LSIチッ
プ全体の面積に対して各金属配線部分を除いたいわゆる
「残し領域」が、人手によりパターン設計を処理するに
は極めて少ない比率になってきており、エッチングの精
度を維持するのが非常に難かしく、LSIの歩留り低下
を招くという欠点があった。
さらに現在は、金属配線が2層から3層,4層へと構戒
可能になっており、配線方向成分としてX方向が第1,
第3の金属配線、Y或分が第2,第4の金属配線と細分
化されてきており、ますます、各金属配線の「残し領域
」が減少してエッチング技術を難かしくしてきた. 〔課題を解決するための手段〕 本発明の集積回路の設計方法は、ブロック間配線領域を
介して配置された複数の機能ブロックを有する内部配線
領域と、該内部配線領域を囲む入出力回路領域とを有す
るチップ設計領域を、CADを用いてマクロセル方式に
より設計する集積回路の設計において、前記ブロック間
配線領域の設計が、 (A) 複数のX及びY方向の配線パターンを形成す
るステップ、 (B) 前記X又はY方向のいずれかの一方を基準と
した配線パターン及び前記機能ブロックから、所定の間
隔を離したパターンを認識しながら縮小することにより
、微細形状部分を順次省略して単純近似パターンを抽出
するステップ、 (C) 前記単純近似パターンを、前記基準とした配
線パターン及び前記機能ブロックの方向に所定の値だけ
近ずけて拡大して拡大パターンを形成するステップ、 を含んで構成されている. 〔実施例〕 次に、本発明について図面を参照して説明する。
可能になっており、配線方向成分としてX方向が第1,
第3の金属配線、Y或分が第2,第4の金属配線と細分
化されてきており、ますます、各金属配線の「残し領域
」が減少してエッチング技術を難かしくしてきた. 〔課題を解決するための手段〕 本発明の集積回路の設計方法は、ブロック間配線領域を
介して配置された複数の機能ブロックを有する内部配線
領域と、該内部配線領域を囲む入出力回路領域とを有す
るチップ設計領域を、CADを用いてマクロセル方式に
より設計する集積回路の設計において、前記ブロック間
配線領域の設計が、 (A) 複数のX及びY方向の配線パターンを形成す
るステップ、 (B) 前記X又はY方向のいずれかの一方を基準と
した配線パターン及び前記機能ブロックから、所定の間
隔を離したパターンを認識しながら縮小することにより
、微細形状部分を順次省略して単純近似パターンを抽出
するステップ、 (C) 前記単純近似パターンを、前記基準とした配
線パターン及び前記機能ブロックの方向に所定の値だけ
近ずけて拡大して拡大パターンを形成するステップ、 を含んで構成されている. 〔実施例〕 次に、本発明について図面を参照して説明する。
第1図はICチップ設計領域の平面図、第2図(a)〜
(d)は本発明の第1の実施例を説明するために設計工
程順に示した第1図のブロック間配線領域の拡大平面図
である. 第1図に示すように、ICチップ設計領域1は、周辺の
入出力回路領域2で囲まれた内部配線領域4に、4つの
機能ブロック3をブロック間配線領域5を介して配置し
ている。
(d)は本発明の第1の実施例を説明するために設計工
程順に示した第1図のブロック間配線領域の拡大平面図
である. 第1図に示すように、ICチップ設計領域1は、周辺の
入出力回路領域2で囲まれた内部配線領域4に、4つの
機能ブロック3をブロック間配線領域5を介して配置し
ている。
第2図(a)に示すように、ブロック3の間のブロック
間配線領域5にX方向配線パターン6と斜線に示すY方
向配線パターン及び接続領域8を描いて配置する。
間配線領域5にX方向配線パターン6と斜線に示すY方
向配線パターン及び接続領域8を描いて配置する。
次に第2図(b)に示すように、ブロック間配線領域5
からX方向配線パターン6を除外しかつY方向配線パタ
ーン7を含むX方向配線パターン除外領域9(破線に示
す)をCADにより認識する. 次に、第2図(C)に示すように、X方向配線パターン
除外領域9を機能ブロック3とX方向配線パターン6の
辺からそれぞれ等しい間隔dだけ離して縮小し例えば破
線に示す縮小島パターン9′になった後、さらに間隔d
を大きくして微細形状部Pなどを削除し、単純近似され
た縮小島パターン91〜11.を形戒する。
からX方向配線パターン6を除外しかつY方向配線パタ
ーン7を含むX方向配線パターン除外領域9(破線に示
す)をCADにより認識する. 次に、第2図(C)に示すように、X方向配線パターン
除外領域9を機能ブロック3とX方向配線パターン6の
辺からそれぞれ等しい間隔dだけ離して縮小し例えば破
線に示す縮小島パターン9′になった後、さらに間隔d
を大きくして微細形状部Pなどを削除し、単純近似され
た縮小島パターン91〜11.を形戒する。
ここで二つのX方向配線パターン6の間隔Wの半分以上
に間隔dを設定すれば、間隔W間には島は無い. 次に、第2図(d)に示すように、縮小島パターン9,
〜11,を相対するX方向配線パターン6及びブロック
3の方向に等寸法に拡大すれば、形状を保ちながら一点
鎖線に示す拡大島パターン9b〜llbが形成できる。
に間隔dを設定すれば、間隔W間には島は無い. 次に、第2図(d)に示すように、縮小島パターン9,
〜11,を相対するX方向配線パターン6及びブロック
3の方向に等寸法に拡大すれば、形状を保ちながら一点
鎖線に示す拡大島パターン9b〜llbが形成できる。
最終的に拡大島パターン9b〜llbは、X方向配線パ
ターン6と同じ工程で金属配線層となる6 このように、CADによるパターン縮小・抽出技術によ
り、X方向配線パターン6とブロック3から作られる大
きなあき領域にのみ、単純近似されたパターンの島を形
成保ちながら再び必要な大きさまで拡大するので、不要
な微細形状がなく、エッチング品質が良い集積回路が設
計できる。
ターン6と同じ工程で金属配線層となる6 このように、CADによるパターン縮小・抽出技術によ
り、X方向配線パターン6とブロック3から作られる大
きなあき領域にのみ、単純近似されたパターンの島を形
成保ちながら再び必要な大きさまで拡大するので、不要
な微細形状がなく、エッチング品質が良い集積回路が設
計できる。
第3図(a)〜(c)は本発明の第2の実施例を説明す
るために工程順に示した第1図のブロック間配線領域の
拡大平面図である。
るために工程順に示した第1図のブロック間配線領域の
拡大平面図である。
第3図(a)に示すように、ブロック3の間が連がるよ
うにX方向配線パターン6を見掛上延長してX方向延長
線パターンをCADで認識させる。
うにX方向配線パターン6を見掛上延長してX方向延長
線パターンをCADで認識させる。
次に第3図(b)及び(C)に示すように、第1−の実
施例と同じ処理を行なって縮小島パターン9c〜12c
及び拡大島パターン9d〜12dを順次抽出する。
施例と同じ処理を行なって縮小島パターン9c〜12c
及び拡大島パターン9d〜12dを順次抽出する。
本実施例によると、島のパターンが全て矩形で抽出でき
る利点がある。
る利点がある。
なお、前記2つの実施例はX方向配線パターンについて
記述したが、Y方向配線パターンでも同様の処理を行な
うことができる。
記述したが、Y方向配線パターンでも同様の処理を行な
うことができる。
以上説明したように本発明は、機能ブロック間の信号お
よび電源グランド等の絶対必要な配線間に存在する残し
領域において、一定間隔以上のあき領域内に単純パター
ンの金属配線領域をCADにより設計して構成させるこ
とにより、ICチップ内部の金属配線領域を増加させる
ので、従来技術のエッチング工程でもエッチング品質が
維持できる効果がある。
よび電源グランド等の絶対必要な配線間に存在する残し
領域において、一定間隔以上のあき領域内に単純パター
ンの金属配線領域をCADにより設計して構成させるこ
とにより、ICチップ内部の金属配線領域を増加させる
ので、従来技術のエッチング工程でもエッチング品質が
維持できる効果がある。
第1図はICヂップ設計領域の平面図、第2図(a)〜
(d)は本発明の第1の実施例を説明するために設計工
程順に示した第1図のブロック間配線領域の拡大平面図
、第3図(a)〜(C)は本発明の第2の実施例を説明
するために工程順に示した第1図のブロック間配線領域
の拡大平面図である。 1・・・ICチップ設計領域、2・・・入出力回路領域
、3・・・機能ブロック、4・・・内部配線領域、5・
・・ブロック間配線領域、6・・・X方向配線パターン
、61・・・X方向延長線パターン、7・・・Y方向配
線パターン、9・・・X方向配線パターン除外領域、9
1・・縮小島パターン、9b・・・拡大島パターン。
(d)は本発明の第1の実施例を説明するために設計工
程順に示した第1図のブロック間配線領域の拡大平面図
、第3図(a)〜(C)は本発明の第2の実施例を説明
するために工程順に示した第1図のブロック間配線領域
の拡大平面図である。 1・・・ICチップ設計領域、2・・・入出力回路領域
、3・・・機能ブロック、4・・・内部配線領域、5・
・・ブロック間配線領域、6・・・X方向配線パターン
、61・・・X方向延長線パターン、7・・・Y方向配
線パターン、9・・・X方向配線パターン除外領域、9
1・・縮小島パターン、9b・・・拡大島パターン。
Claims (1)
- 【特許請求の範囲】 ブロック間配線領域を介して配置された複数の機能ブロ
ツクを有する内部配線領域と、該内部配線領域を囲む入
出力回路領域とを有するチップ設計領域を、CADを用
いてマクロセル方式により設計する集積回路の設計にお
いて、前記ブロック間配線領域の設計が、 (A)複数のX及びY方向の配線パターンを形成するス
テップ、 (B)前記X又はY方向のいずれかの一方を基準とした
配線パターン及び前記機能ブロックから、所定の間隔を
離したパターンを認識しながら縮小することにより、微
細形状部分を順次省略して単純近似パターンを抽出する
ス テップ、 (C)前記単純近似パターンを、前記基準とした配線パ
ターン及び前記機能ブロックの方向に所定の値だけ近ず
けて拡大して拡大パターンを形成するステップ、 を含むことを特徴とする集積回路の設計方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16143789A JPH0325954A (ja) | 1989-06-23 | 1989-06-23 | 集積回路の設計方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16143789A JPH0325954A (ja) | 1989-06-23 | 1989-06-23 | 集積回路の設計方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0325954A true JPH0325954A (ja) | 1991-02-04 |
Family
ID=15735096
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16143789A Pending JPH0325954A (ja) | 1989-06-23 | 1989-06-23 | 集積回路の設計方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0325954A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005316135A (ja) * | 2004-04-28 | 2005-11-10 | Toshiba Corp | 設計パターン補正方法と設計パターン作成方法及びプロセス近接効果補正方法 |
-
1989
- 1989-06-23 JP JP16143789A patent/JPH0325954A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005316135A (ja) * | 2004-04-28 | 2005-11-10 | Toshiba Corp | 設計パターン補正方法と設計パターン作成方法及びプロセス近接効果補正方法 |
US7949967B2 (en) | 2004-04-28 | 2011-05-24 | Kabushiki Kaisha Toshiba | Design Pattern correcting method, process proximity effect correcting method, and semiconductor device manufacturing method |
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