JPH03256408A - アナログスイッチ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体集積回路技術さらにはアナログスイッチ
におけるフィードスルーの低減に適用して有効な技術に
関し、例えばＡ／Ｄ変換回路のようなアナログ集積回路
におけるサンプルホールド回路を構成するアナログスイ
ッチに利用して有効な技術に関する。

［従来の技術］ 従来、第５図に示すようなアナログスイッチＳ、とホー
ルド容量Ｃ０およびボルテージフォロワＶＦとからなる
サンプルホールド回路におけるアナログスイッチＳ、に
は、第６図に示すような一対のＰチャンネルＭＯ３ＦＥ
Ｔ　　ＱｐとＮチャンネルＭＯ３ＦＥＴ　　Ｑｎとが並
列に接続されてなるいわゆるトランスミッションゲート
が使用されている（日刊工業新聞社、昭和６２年９月２
９日発行、ｒｃＭｏＳデバイス」第５７３頁）。

［発明が解決しようとする課題］ サンプルホールド回路のアナログスイッチＳ。

を、一つのトランスミッションゲートで構成した場合、
トランスミッションゲートの各ＭＯ３ＦＥＴＱｐ、Ｑｎ
のゲート・ソース（ドレイン）間容量Ｃｐｐ、Ｃｐｎお
よびクロックＣＬＫの立上り、立下り時間ｔｒ、ｔｆや
遅延量の違いによってフィードスルーが発生する。その
結果、第７図のようにクロックＣＬＫが立下がってアナ
ログスイッチＳ、がオフするときに、ホールド電圧Ｖ２
にフィードスルーによるノイズＶｆがのってしまい、Ａ
／Ｄ変換器では変換精度を低下させてしまうという問題
点があった。

本発明の目的は、アナログスイッチにおけるオフ時のフ
ィードスルーを低減し、もってサンプルホールド回路の
ホールド電圧の誤差を低減することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、複数のアナログスイッチを並列に接続してア
ナログスイッチ回路を構成し、各スイッチのオフタイミ
ングを少しずつずらすようにする。

この場合、好ましくは、複数のアナログスイッチのサイ
ズを異ならしめ、かつ小さいスイッチほどオフタイミン
グを遅らせるようにする。

［作用コ 上記した手段によれば、オフタイミングの早いスイッチ
のフィードスルーは、まだオンしている他のスイッチに
よって消され、最終的に残るフィードスルーは最後にオ
フするスイッチによるものだけとなるため、スイッチ全
体としてのフィードスルーが低減される。

［実施例コ 第１図には本発明に係るアナログスイッチ回路の第１の
実施例が、また第２図にはその制御信号のタイミングが
示されている。

第１図の実施例では、入力端子ＩＮと出力端子ＯＵＴと
の間にサイズの異なる２つのトランスミッションゲート
からなるスイッチＳｌと８２が並列に接続されている。

この実施例では、スイッチＳ１を構成するＭＯＳＦＥＴ
の方がスイッチＳ２を構成するＭＯＳＦＥＴよりもサイ
ズ（ゲート幅）が大きくなるように形成されている。そ
して、方のトランスミッションゲートＳｌを構成するＰ
チャンネルＭＯＳ　Ｆ　ＥＴとＮチャンネルＭＯＳＦＥ
Ｔの各ゲート端子には第１のクロックＣＬＫＩとそれを
インバータ１１で反転した信号ＣＬＫＩによって同時に
オン・オフ制御される。

また、他方のトランスミッションゲートＳ２を構成する
ＰチャンネルＭＯＳ　Ｆ　ＥＴとＮチャンネルＭＯＳ　
Ｆ　ＥＴの各ゲート端子には第２のクロックＣＬＫ２と
それをインバータ■２で反転した信号ＣＬＫ２によって
同時にオン・オフ制御されるようになっている。

クロックＣ；ＬＫ　１とＣＬＫ２は、第２図に示すよう
に、周期は同一であるが、ハイレベルからロウレベルへ
の変化がクロックＣＬＫ１よりもＣＬＫ２の方が少し遅
くなるようにタイミングが設定されている。これによっ
て、サイズの小さなスイッチＳ２はサイズの大きなスイ
ッチＳ１よりも遅れてオフされる。その結果、第２図（
Ｃ）に示すようにスイッチＳｌがオフしたときに、出力
電圧ｖ２に発生したフィードスルーＶｆ、は、スイッチ
Ｓ２がまだオンしているため速やかに消滅する。

そして、第２のスイッチＳ２がオンしたときに発生した
フィードスルーＶｆ、がそのまま残るが、このフィード
スルーＶｆ、の大きさは第１のスイッチＳ１がオフした
ときに発生するフィードスルーＶ　ｆ、や第１と第２の
スイッチＳｌ、Ｓ２が同時にオフしたときに発生するフ
ィードスルーよりも小さくなる。

なお、アナログスイッチのサイズ（ＭＯＳＦＥＴではゲ
ート幅）は、通常オン抵抗がある値以下になるように設
計される。従って、上記実施例では、スイッチＳｌのゲ
ート幅とスイッチＳ２のゲート幅との和が、スイッチが
一つの場合に必要とされるゲート幅を満たすようにスイ
ッチＳｌ、Ｓ２のサイズ比を決定してやれば、スイッチ
の数を増やしてもスイッチ回路全体の占有面積は従来に
比べてほとんど増加することがない。

また、上記実施例では、スイッチＳｌ、Ｓ２をロウレベ
ルへの変化のタイミングのみ異なるクロックＣＬＫＩと
ＣＬＫ２とでオン・オフ駆動しているが、第１図のスイ
ッチ回路をサンプルホールド回路に使用する場合、クロ
ックＣＬＫ２の立上りはクロックＣＬＫＩの立上りより
も遅れたとしても何ら支承はない。従って、インバータ
を多段接続してなる遅延回路でクロックＣＬＫＩを遅延
させた信号でスイッチＳ２をオン・オフさせることがで
きる。このようにすれば遅延回路のみ追加するだけで必
要な２つのクロックを得ることができる。

第３図には本発明に係るアナログスイッチ回路の第２の
実施例が示されている。

この実施例では、入力端子ＩＮと出力端子ＯＵＴとの間
にｎ個（ｎは正の整数）のトランスミッションゲートか
らなるスイッチ３１〜Ｓｎが並列に接続されている。各
スイッチＳｌ〜Ｓｎは各々サイズが異なっており、Ｓｌ
が最もサイズが大きく、Ｓｎが最も小さい。そして、上
記各スイッチ８１〜Ｓｎは第４図に示すように互いにロ
ウレベルへの変化のタイミングが少しずつずれたｎ種類
のクロックＣＬＫＩ〜ＣＬＫｎと、それらをインバータ
ＩＩ〜Ｉｎで反転した信号でオン・オフ制御されるよう
になっている。

アナログスイッチ回路が第１図に示すように並列接続さ
れた２つのスイッチＳｌ、Ｓ２で構成されている場合、
２つのスイッチのサイズの差が小さいほど、先にオフし
た大きいサイズのスイッチで発生したフィードスルーを
後でオフしたスイッチで消去させ易い。従って、第３図
の実施例のようにサイズの差の少ないスイッチを多数並
列接続させてなるアナログスイッチ回路の方が最終的に
残るフィードスルーを小さくすることができる。

なお、この第２の実施例においても、第１の実施例と同
様に、スイッチ８１〜Ｓｎのゲート幅の総和が所望のオ
ン抵抗を持つ一つのスイッチのゲート幅と同一となるよ
うにサイズを決定してやればよい。その場合、最もサイ
ズの小さいスイッチＳｎをプロセスの最小加工寸法で形
成可能なサイズになるように決定してやれば、フィード
スルーを最も小さくすることができる。

また、オン・オフ制御信号としてのクロックＣＬＫＩ〜
ＣＬＫｎも第１の実施例の変形例で述べたように、立下
りのみならず立上りも少しずつずれたクロックを用いる
ことができる。

なお、スイッチの制御信号は周期的なりロックである場
合に限定されず、周期性のない制御信号を用いる場合に
もオフタイミングをずらすことで適用できる。

以上説明しように上記実施例は、複数のアナログスイッ
チを並列に接続してアナログスイッチ回路を構成し、各
スイッチのオフタイミングを少しずつずらすようにした
ので、オフタイミングの早いスイッチのフィードスルー
は、まだオンしている他のスイッチによって消され、最
終的に残るフィードスルーは最後にオフするスイッチに
よるものだけとなるため、スイッチ全体としてのフィー
ドスルーが低減されるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例では
、サイズの異なるスイッチを複数個並列に接続している
が、同一サイズの複数個のスイッチを並列に接続してオ
フタイミングのみ変えてやってもある程度フィードスル
ーを低減できる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるサンプルホールド回
路のアナログスイッチに適用した場合について説明した
が、この発明はそれに限定されるものでなくスイッチド
・キャパシタにおけるアナログスイッチその他出刃側が
ハイインピーダンスであるところに使用されるアナログ
スイッチ一般に適用することができる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、アナログスイッチにおけるオフ時のフィード
スルーを低減し、もってサンプルホールド回路のホール
ド電圧の誤差を低減し、Ａ／Ｄ変換では変換精度を向上
させることができる。

【図面の簡単な説明】

第１図は本発明の係るアナログスイッチ回路の第１の実
施例を示す回路図、 第２図心０＝【に）卓はその制御信号のタイミングと出
力電圧を示すタイムチャート、第３図は本発明の係るア
ナログスイッチ回路の第２の実施例を示す回路図、 第４図はその制御信号のタイミングを示すタイムチャー
ト、 第５図は本発明のアナログスイッチ回路を使用して好適
なサンプルホールド回路の一例を示す回路図、 第６図は従来のアナログスイッチ回路の一例を示す回路
図、 第７図は従来のサンプルホールド回路におけるサンプリ
ングクロックとホールド電圧との関係を示す波形図であ
る。 ＩＮ・・・・入力端子、ＯＵＴ・・・・出力端子、Ｓｌ
。 Ｓ２〜Ｓｎ・・・・スイッチ（トランスミッションゲー
ト）　、ＣＬＫＩ、ＣＬＫ２〜ＣＬＫｎ・−−−制御信
号（クロック）。 第１図 第３図 第２図 第４図 αｊ＜ｎ

Claims (1)

1. 【特許請求の範囲】 １、複数個のスイッチが並列に接続され、少なくとも各
   スイッチのオフタイミングがずれるように制御されるこ
   とを特徴とするアナログスイッチ回路。 ２、上記複数個のスイッチは各々その大きさが異なるよ
   うに形成され、小さなスイッチほどオフタイミングが遅
   くなるように制御されることを特徴とする請求項１記載
   のアナログスイッチ回路。 ３、アナログスイッチとホールド容量とからなるサンプ
   ルホールド回路において、上記アナログスイッチは、複
   数個の各々大きさの異なる複数個のスイッチが並列に接
   続されてなり、小さなスイッチほどオフタイミングが遅
   くなるように制御されることを特徴とするアナログスイ
   ッチ回路。