JPH03252769A - 論理シミュレーション方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、論理検証に最適な論理シミュレーション方式
に関する。

〔従来技術〕

論理シミュレーションで使用する試験プログラムの例を
第４図に示す。試験プログラムは、各々被試験命令実行
のため、データの初期設定等の前準備を行なう前処理部
、被試験命令群を実行する被試験命令部、被試験命令実
行後の結果を比較・判定を行なう後処理部から構成され
ている。

第５図に、従来のシミュレーション方式を示す。

５１は正常性が確認されている論理回路モデル。

５２は検証対象となる論理回路モデル、５３は両輪理回
路モデル５１と５２に共用させ、いずれからも参照でき
る擬似メモリＡ−ｉ似レジスタＡ、５４は第４図の試験
プログラムを示す。

論理回路モデル５２における被試験命令部の実行に先立
って、正常性が確認された論理回路モデル５１で前処理
部と被試験命令部を実行し、その結果得られた期待値を
擬似メモリＡ−擬似レジスタＡ（以下、オペランド・レ
ジスタという）に格納し、その後、論理回路モデル５２
で被試験命令部を実行し、その結果得られたオペランド
・レジスタの内容を結果値として格納し、論理回路モデ
ル５１で予め格納しである期待値と比較することにより
、論理回路モデル５２の動作が正常であるか否かを判定
する。

なお、この種の従来技術として、特開昭６２−１０９１
３６号公報に記載の論理回路シミュレーション方式があ
る 〔発明が解決しようとする課題〕 上記従来技術は、比較・判定した結果が正常でない場合
、不良解析に必要なオペランド・レジスタの内容が被試
験命令群中の最終被試験命令を実行した後の内容である
ので、被試験命令群中のどの被試験命令を実行した後に
、不良が発生したのかが明らかでない。そして、そのよ
うな不良の発生を解析するために、論理シミュレーショ
ン時に論理回路モデルの信号群を遡り、不良が発生した
被試験命令を追求しなければならず、多大の時間を要す
るという問題があった。

本発明は、前記問題点を解決するためになされたもので
ある。

本発明の目的は、不良の要因である被試験命令を高速に
抽出できる論理シミュレーション方式を提供することに
ある。

〔課題を解決するための手段〕

試験プログラムを実行することにより論理回路の不良を
検証する論理シミュレーション方式において、予め正常
性が確認されている論理回路に対して試験プログラムを
実行することにより、期待値を作成し、被試験対象論理
回路に対して前記試験プロゲラ１１の一試験命令を実行
する度に、その結果値を作成し、前記期待値と該結果値
とを逐一比較することにより、前記論理回路の不良を発
生した命令を抽出するようにした。

〔作　用〕

予め正常性が確認されている論理回路モデルに対して、
被試験命令を実行した結果得られるオペランド・レジス
タの内容を１期待値格納用擬似メモリ・擬似レジスタに
全被試験命令分格納する。

一方、被試験対象論理回路に対して、被試験命令を実行
した結果得られるオペランド・レジスタの内容を結果値
格納用擬似メモリ・擬似レジスタに格納する。そして、
期待値と結果値が一試験命令を実行する度にに比較・判
定される。

〔実施例〕

以下、本発明の一実施例を図面を用いて具体的に説明す
る。

第１図は、本発明の論理シミュレーション方式を示す図
であり、論理回路モデル１．２．オペランド・レジスタ
（擬似メモリＡ、擬似レジスタＡ）３、試験プログラム
４は第４図、第５図で説明したものと同様のものである
。５は、本発明により設けられたもので、被試験命令群
期待値格納用擬似メモリＢ−擬似レジスタＢ、被試験命
令群結果値格納用擬似メモリＣ・擬似レジスタＣおよび
それらの比較・判定を行なう判定処理部を示す。

論理回路モデル１に対して被試験命令群を実行すると、
その期待値６が、擬似メモリＢ−擬似レジスタＢに全被
試験命令分格納される。同様に論理回路モデル２に対し
て被試験命令７を実行するる毎に、その結果値が擬似メ
モリＡ−擬似レジスタＡを介して擬似メモリＣ・擬似レ
ジスタＣに格納され、予め格納されている擬似メモリＢ
−擬似レジスタＢと比較・判定される。

第２図は、第１図における試験プログラム４の実行流れ
図である。

論理回路モデル１に対して、第１図に示す試験プログラ
ムの前処理部を実行し、次いで被試験命令を実行するの
に必要なデータの初期設定と、被試験命令を実行して、
その被試験命令が終了した時の期待値（オペランド・レ
ジスタの内容）を擬似メモリＢ・擬似レジスタＢに格納
する。これを全被試験命令分繰り返す。

次に、論理回路モデル２に対して、被試験命令を実行す
るのに必要なデータの設定と、被試験命令を実行して、
その被試験命令が終了した時の結果値（オペランド・レ
ジスタの内容）を擬似メモリＣ−擬似レジスタＣに格納
する。

格納終了後、判定処理部で擬似メモリＢと擬似メモリＣ
１擬似レジスタＢと擬似レジスタＣを比較・判定し、判
定の結果正常でない場合、不一致となったオペランドレ
ジスタの内容を表示して試験プログラム４を異常終了さ
せる。判定の結果正常の場合、次の被試験命令を実行し
、前の被試験命令と同様に比較・判定を行ない、全被試
験命令が正常ならば、試験プログラム４を正常終了させ
る。

第３図は、第１図において被試験命令を実行した時に得
られるプログラム・ステータス・ワード（ＰＳＷ）、及
び汎用レジスタ（ＯＲ）等各種レジスタやメモリの内容
が、格納・比較・判定されるまでの動作例を示し、実行
される被試験命令をＬＲ命令（Ｌｏａｄ−Ｒｅｇｉｓｔ
ｏｒ）として説明する。

試験プログラム４より、論理回路モデル１を介し、擬似
レジスタＡ　（ＧＲＯ−３）に、汎用レジオスタ８の内
容が設定され、ＬＲ命令９が実行される。実行された結
果、擬似レジスタＡの内容が擬似レジスタＢ（レジスタ
１０）に格納される。

次に論理回路モデル２でも同様な処理を行ない、実行さ
れた結果、擬似レジスタＡの内容が、擬似レジスタＣ（
レジスタ１１）に格納され、判定処理部で、予め格納し
である擬似レジスタＢ（レジスタ１０）と比較し判定さ
れる。

判定した結果、汎用レジスタの不一致箇所が検出されて
試験命令が終了するが、これは論理回路モデル２でＬＲ
命令を実行した際、正常動作せず汎用レジスタ（ＯＲ３
）に誤った内容が格納されたからである。

〔発明の効果〕

以上、説明したように、本発明によれば、論理シミュレ
ーションを行なう場合、不良の要因である被試験命令を
高速に抽出することができ、検査工数の削減、検査期間
の短縮等の効果がある。

【図面の簡単な説明】

第１図は、本発明の論理シミュレーション方式第２図は
、試験プログラムの実行流れ図、第３図は、本発明の論
理シミュレーションにおける試験プログラムの実施例、 第４図は、論理シミュレーションで使用する試験プログ
ラムの例、 第５図は、従来のシミュレーション方式を示す図である
。

Claims (1)

【特許請求の範囲】
1. １、試験プログラムを実行することにより論理回路の不
   良を検証する論理シミュレーション方式において、予め
   正常性が確認されている論理回路に対して試験プログラ
   ムを実行することにより期待値を作成し、被試験対象論
   理回路に対して前記試験プログラムの一試験命令を実行
   する度に、その結果値を作成し、前記期待値と該結果値
   とを逐一比較することにより、前記論理回路の不良を発
   生した命令を抽出することを特徴とする論理シミュレー
   ション方式。