JPS6059446A - プロセッサ試験方法 - Google Patents
プロセッサ試験方法Info
- Publication number
- JPS6059446A JPS6059446A JP58166906A JP16690683A JPS6059446A JP S6059446 A JPS6059446 A JP S6059446A JP 58166906 A JP58166906 A JP 58166906A JP 16690683 A JP16690683 A JP 16690683A JP S6059446 A JPS6059446 A JP S6059446A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- instruction
- test
- under test
- program
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｆａ＋ 発明の技術分野
本発明はプロセッサ試験方法に係り、特にパイプライン
処理を行うプロセッサ試験方法に関するものである。
処理を行うプロセッサ試験方法に関するものである。
（ｂｌ 従来技術と問題点
ブＩＪ七ソザが命令を実行する為には、命令の取出しと
解釈実行の２段階の動作が必要であるが、１つの命令の
実行解釈の間に後続する命令の取出しを平行して行い、
高速化を図るパイプライン処理が近年行われる様になっ
た。
解釈実行の２段階の動作が必要であるが、１つの命令の
実行解釈の間に後続する命令の取出しを平行して行い、
高速化を図るパイプライン処理が近年行われる様になっ
た。
第１図はパイプライン処理を行う被試験プロセッサを、
標準プロセッサと比較して試験を行う場合の標準プロセ
ッサと被試験プロセッサとの命令実行タイム・チャート
を示す。
標準プロセッサと比較して試験を行う場合の標準プロセ
ッサと被試験プロセッサとの命令実行タイム・チャート
を示す。
面、斜線は無実行命令の部分で被試験プロセッサの場合
はこの部分に実行結果が出力に影響を及はさない別の試
験命令が挿入される。
はこの部分に実行結果が出力に影響を及はさない別の試
験命令が挿入される。
同図に於て、ＰＣはプロセッサ内のプログラム・カウン
タの値で被試験プログラムを蓄えている第１の記憶部の
アドレスを示し、そのアドレスに対応する命令が第１の
記憶部から読出され−ご標準プロセッサ及び被試験プロ
セッサに入力される。
タの値で被試験プログラムを蓄えている第１の記憶部の
アドレスを示し、そのアドレスに対応する命令が第１の
記憶部から読出され−ご標準プロセッサ及び被試験プロ
セッサに入力される。
１ト１は標準プロセッサ及び被試験プロセッサ内の命令
レジスフで、ＰＣが次の値にカウント・アップされる時
に１ザイクル遅れて命令が七）１−されて実行される。
レジスフで、ＰＣが次の値にカウント・アップされる時
に１ザイクル遅れて命令が七）１−されて実行される。
又、ＩＲ−２はＩＩ？−１と同しく命令レジスタであり
、１１１−１よりも１ザイクル遅れて命令がセットされ
る。
、１１１−１よりも１ザイクル遅れて命令がセットされ
る。
この様に命令の人力はプログラム・カウンタＰＣのタイ
ミングで行われ、命令の実行は命令レジスタ１１１−１
及びｌ１ｌ−２のタイミングで行われるので、同一時刻
に被試験プＩ」七ソサ内には２つ或いは３つの命令が存
在する事になり、命令の１ｊＩ後関係に依る誤動作を生
ずる可能性がある。
ミングで行われ、命令の実行は命令レジスタ１１１−１
及びｌ１ｌ−２のタイミングで行われるので、同一時刻
に被試験プＩ」七ソサ内には２つ或いは３つの命令が存
在する事になり、命令の１ｊＩ後関係に依る誤動作を生
ずる可能性がある。
一方、パイプライン処理を行っていなＬＪれば命令の処
理は１ケ所で処理されるので、前記の誤動作に関する試
験を行う必要はない。
理は１ケ所で処理されるので、前記の誤動作に関する試
験を行う必要はない。
面、上記のパイプライン処理を行っている被試験プロセ
ッサに対して命令の前後関係を調べる為のプログラムの
作成に、多大の工数を必要とすると云う問題があった。
ッサに対して命令の前後関係を調べる為のプログラムの
作成に、多大の工数を必要とすると云う問題があった。
（Ｃ；）発明の目的
本発明は−に記従来技術の問題に鑑みなされたものであ
って、パイプライン処理を行っているプロセッサを能率
良く試験する為のプロセッサ試験方法を提供する事を目
的としている。
って、パイプライン処理を行っているプロセッサを能率
良く試験する為のプロセッサ試験方法を提供する事を目
的としている。
ｆｄ） 発明の構成
上記発明の目的は被試験プロセッサと標準プｌ」セノザ
とを比較して被試験プロセッサの動作の良否を試験する
プロセッサ試験方法に於て、標（（ｆ′プロセソザに対
しては第１の記憶部に蓄えられている被試験プログラム
に依り試験を行い、被試験プロセッサに対しては被試験
プＩ：Ｊグラム中の無実１ｊ命令の部分を第２の記憶部
に蓄えられた実行結果が出力に影響を及ぼさない試験命
令に取替えて試験を行う事を特徴とするプロセッサ試験
方法を提供する事に依り達成される。
とを比較して被試験プロセッサの動作の良否を試験する
プロセッサ試験方法に於て、標（（ｆ′プロセソザに対
しては第１の記憶部に蓄えられている被試験プログラム
に依り試験を行い、被試験プロセッサに対しては被試験
プＩ：Ｊグラム中の無実１ｊ命令の部分を第２の記憶部
に蓄えられた実行結果が出力に影響を及ぼさない試験命
令に取替えて試験を行う事を特徴とするプロセッサ試験
方法を提供する事に依り達成される。
（０１発明の実施例
第２図は本発明を実施する為の一例である。
図中、ＭＥ−１及び肝−２はそれぞれ第１の記１．１部
及び第２の記憶部を、ＳＵばセレクタを、Ｃ０ＮＴは制
御部を、ＥＭは標準プロセッサを、ＰＩＩＯは被試験ブ
１：Ｊセソザを、ＣＯＭは比較器をそれぞれ示−４゛。
及び第２の記憶部を、ＳＵばセレクタを、Ｃ０ＮＴは制
御部を、ＥＭは標準プロセッサを、ＰＩＩＯは被試験ブ
１：Ｊセソザを、ＣＯＭは比較器をそれぞれ示−４゛。
これら各ブロックは次の様に接続されている。
第１の記憶５ｎａ−ｔの出力部ｉ２１ （，１２つに分
岐し１つは標準プロセッサＥＭを介し、他はセレクタＳ
ｌｉ及び被試験プロセッサを介して比較器ＣＯＭの入力
部（１１と（２）にそれぞれ接続される。
岐し１つは標準プロセッサＥＭを介し、他はセレクタＳ
ｌｉ及び被試験プロセッサを介して比較器ＣＯＭの入力
部（１１と（２）にそれぞれ接続される。
一方、制御部Ｃ０ＮＴの出力部（１）は直接に、（２）
は第２の記憶部間−２を介してそれぞれセレクタＳＥの
入力部（４）と（２）に、入力部（３）は被試験プロセ
ッサＰＲＯの出力部（３）と、入力部（４）は比較器Ｃ
ＯＨの出力部（３）と、被試験プロセッサＰＩ？０の出
力部（３）は第１の記憶部間−１の入力部（１）とそれ
ぞれ接続される。
は第２の記憶部間−２を介してそれぞれセレクタＳＥの
入力部（４）と（２）に、入力部（３）は被試験プロセ
ッサＰＲＯの出力部（３）と、入力部（４）は比較器Ｃ
ＯＨの出力部（３）と、被試験プロセッサＰＩ？０の出
力部（３）は第１の記憶部間−１の入力部（１）とそれ
ぞれ接続される。
第３図は第１の記憶部Ｍ［！−１に書込まれている被試
験プログラムの構成を示す。
験プログラムの構成を示す。
同図に於て、“′前処理”の部分には被試験プログラム
に関連して使用される値が収容され、“被試験命令”の
前後は無実行命令“ＮＯＰ ”が書込まれている。この
命令は前記した械に命令の前後関係を調べる為に挿入さ
れたもので“何もしな（てよい”と云う命令である。“
後処理”は″被試験命令”によって実行した結果を出力
させる命令である。
に関連して使用される値が収容され、“被試験命令”の
前後は無実行命令“ＮＯＰ ”が書込まれている。この
命令は前記した械に命令の前後関係を調べる為に挿入さ
れたもので“何もしな（てよい”と云う命令である。“
後処理”は″被試験命令”によって実行した結果を出力
させる命令である。
次に、第３図を参照しながら第２図の動作を説明する。
第１の記憶部ＭＥ−１と直接接続された標準プロセソザ
Ｅ旧よ、第１の記憶部肚−１から読出された第３図に示
すプログラムを全て実行した後、その結果を比較器ＣＯ
Ｍに出力する。
Ｅ旧よ、第１の記憶部肚−１から読出された第３図に示
すプログラムを全て実行した後、その結果を比較器ＣＯ
Ｍに出力する。
被試験プロセ・７すＰ１？０は、先ず標準プロセッサの
試験の時と同じく第３図のプログラムの゛前処理“をセ
レクタＳＥを介して読出す。“前処理゛の命令は例えば
“ＡレジスタとＢレジスタに必要な数値をセットする”
と云う命令で、これを実行したら実行完了の情報を前記
第１の記憶部旺−１及び制御部Ｃ０ＮＴに送る。
試験の時と同じく第３図のプログラムの゛前処理“をセ
レクタＳＥを介して読出す。“前処理゛の命令は例えば
“ＡレジスタとＢレジスタに必要な数値をセットする”
と云う命令で、これを実行したら実行完了の情報を前記
第１の記憶部旺−１及び制御部Ｃ０ＮＴに送る。
そこで制御部Ｃ０ＮＴはセレクタＳＥを制御して、被試
験プロセッサＰＲＯと試験プログラムを蓄えている第２
の記憶部肚−２を接続するので、被試験プロセッサＰＲ
Ｏは第１の記憶部Ｍｌｊｌかもの無実行命令“ＮＯＩ＋
”の代りに第２の記憶部に蓄えられている命令を読出
ず。この命令は比較器Ｃ（ＩＭで比較−」°る時点で出
力に影響を与えない様な命令で、例えば被試験命令では
用いられていないレジスタ間の数値の転送命令の様なも
のである。この命令を］、行した後に再び第１の記憶部
ＭＥ−１に蓄えられた被試験ブ１コグラム中の“被試験
命令”例えば“ΔレジスタとＢレジスタの値を加える”
を実行する。
験プロセッサＰＲＯと試験プログラムを蓄えている第２
の記憶部肚−２を接続するので、被試験プロセッサＰＲ
Ｏは第１の記憶部Ｍｌｊｌかもの無実行命令“ＮＯＩ＋
”の代りに第２の記憶部に蓄えられている命令を読出
ず。この命令は比較器Ｃ（ＩＭで比較−」°る時点で出
力に影響を与えない様な命令で、例えば被試験命令では
用いられていないレジスタ間の数値の転送命令の様なも
のである。この命令を］、行した後に再び第１の記憶部
ＭＥ−１に蓄えられた被試験ブ１コグラム中の“被試験
命令”例えば“ΔレジスタとＢレジスタの値を加える”
を実行する。
そして、その後の無実行命令”ＮＯＩ＋ ”に対しては
前記と同じ様に、この命令に代りに第２の記（，２部１
’１Ｅ−２から読出した命令を実行した後、再び第１の
記１．α部ＭＥ４からの“後処理”の命令例えば“加え
た値を出力する”を実行しその結果を比較器に出力する
。
前記と同じ様に、この命令に代りに第２の記（，２部１
’１Ｅ−２から読出した命令を実行した後、再び第１の
記１．α部ＭＥ４からの“後処理”の命令例えば“加え
た値を出力する”を実行しその結果を比較器に出力する
。
そして、標準プロセッサ１ミ？１からの出力と被試験プ
ロセッサＰＲＯからの出力を比較して数値が一致すれば
被試験プロセツサの動作は正電であるか、不一致なら命
令の前後関係に依る誤動作があると云う事が１′りる。
ロセッサＰＲＯからの出力を比較して数値が一致すれば
被試験プロセツサの動作は正電であるか、不一致なら命
令の前後関係に依る誤動作があると云う事が１′りる。
（［１発明の詳細
な説明した様に本発明に依れば、制ｊ「１；部の制御に
依り自動的に無実行命令を試験命令に取替えた試験プロ
グラムを作成し、このプログラムで被試験プロセツサの
試験を実行するので、被試験プｌコセソザの試験期間の
短縮及び試験の信頼性の向上に効果がある。
依り自動的に無実行命令を試験命令に取替えた試験プロ
グラムを作成し、このプログラムで被試験プロセツサの
試験を実行するので、被試験プｌコセソザの試験期間の
短縮及び試験の信頼性の向上に効果がある。
第１図はパイプライン処理の動作を８兎明１゛る為の図
を、第２図は本発明を実施する為の一実ｈ％ （９１１
を、第３固執第１の記憶部に書込まれてしする被試験プ
ロセッサの構成をそれぞれ示１−０図中、ＭＩＥ−１及
び訃−２はそれぞれ第１０δ己１愁Ｂ１〜及び第２の記
憶部を、Ｓεはセレクタを、Ｃ０ＮＴｉよ市１１ ｆａ
ｌ１部を、］州は標準プロセツサを、ｒ’Ｒｏ Ａよ被
１験プロセツサを、ＣＯＭは比較器を示す。 洋 １ 口 λｉデ１フ℃セ、７す 榊支盲へ、う駐ガロ之、ツーｘ
ｇ−ｚ ｋ １＞ 業 ２ 図 隼 ３ 口
を、第２図は本発明を実施する為の一実ｈ％ （９１１
を、第３固執第１の記憶部に書込まれてしする被試験プ
ロセッサの構成をそれぞれ示１−０図中、ＭＩＥ−１及
び訃−２はそれぞれ第１０δ己１愁Ｂ１〜及び第２の記
憶部を、Ｓεはセレクタを、Ｃ０ＮＴｉよ市１１ ｆａ
ｌ１部を、］州は標準プロセツサを、ｒ’Ｒｏ Ａよ被
１験プロセツサを、ＣＯＭは比較器を示す。 洋 １ 口 λｉデ１フ℃セ、７す 榊支盲へ、う駐ガロ之、ツーｘ
ｇ−ｚ ｋ １＞ 業 ２ 図 隼 ３ 口
Claims (1)
- 被試験プロセッサと標準プロセッサとを比較して被試験
プロセッサの動作の良否を試験するプロセッサ試験方法
に於て、標準プロセッサに対しては第１の記憶部に蓄え
られている被試験プログラムに依り試験を行い、被試験
プロセッサに対しては被試験プログラム中の無実行命令
の部分を第２の記ｉＱ部に蓄えられた実行結果が出刃に
影響を及はさない試験命令に取替えて試験を行う事を特
徴とするプロセッサ試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58166906A JPS6059446A (ja) | 1983-09-10 | 1983-09-10 | プロセッサ試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58166906A JPS6059446A (ja) | 1983-09-10 | 1983-09-10 | プロセッサ試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6059446A true JPS6059446A (ja) | 1985-04-05 |
Family
ID=15839826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58166906A Pending JPS6059446A (ja) | 1983-09-10 | 1983-09-10 | プロセッサ試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6059446A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11193522B2 (en) | 2016-11-30 | 2021-12-07 | 3M Innovative Properties Company | Shear bolt |
-
1983
- 1983-09-10 JP JP58166906A patent/JPS6059446A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11193522B2 (en) | 2016-11-30 | 2021-12-07 | 3M Innovative Properties Company | Shear bolt |
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