JPH0324818A - Ｆｅｔ駆動用ゲート回路 - Google Patents
Ｆｅｔ駆動用ゲート回路Info
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- JPH0324818A JPH0324818A JP1160011A JP16001189A JPH0324818A JP H0324818 A JPH0324818 A JP H0324818A JP 1160011 A JP1160011 A JP 1160011A JP 16001189 A JP16001189 A JP 16001189A JP H0324818 A JPH0324818 A JP H0324818A
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- fet
- gate
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- Pending
Links
- 239000003990 capacitor Substances 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
この発明は、特にＦＥＴをパルストランスで駆動するＦ
ＥＴ駆動用ゲート回路に関するものである。
ＥＴ駆動用ゲート回路に関するものである。
第３図は駆動側と出力側を絶縁したこの種の従来のパル
ストランスを用いたＦＥＴ駆動用ゲート回路を示す図で
ある。図中、Ｒ１，は負荷、Ｑｏはスイッチング素子で
あるＦＥＴ．ＲＯはＦＥＴＱ．のゲートとソース間に接
続された抵抗、ＤｏはＦ Ｅ Ｔ Ｑ ｏに対して類方
向となるように接続されたダイオード、ＰＴはパルスト
ランス、ＩＣｏはパルス発生器である。
ストランスを用いたＦＥＴ駆動用ゲート回路を示す図で
ある。図中、Ｒ１，は負荷、Ｑｏはスイッチング素子で
あるＦＥＴ．ＲＯはＦＥＴＱ．のゲートとソース間に接
続された抵抗、ＤｏはＦ Ｅ Ｔ Ｑ ｏに対して類方
向となるように接続されたダイオード、ＰＴはパルスト
ランス、ＩＣｏはパルス発生器である。
次に、上記の回路の動作について説明する。パルス発生
器ＩＣｏによりパルストランスＰＴにパルス電圧が印加
されると、Ｆ Ｅ Ｔ Ｑ ｏのゲートとソース間にパ
ルス電圧が印加され、Ｆ Ｅ Ｔ Ｑ ｏがオンする。
器ＩＣｏによりパルストランスＰＴにパルス電圧が印加
されると、Ｆ Ｅ Ｔ Ｑ ｏのゲートとソース間にパ
ルス電圧が印加され、Ｆ Ｅ Ｔ Ｑ ｏがオンする。
この時 、負荷ＲＬにはパルス電流が流れる。すなわち
、負荷Ｒ１，にはパルス発生器ＩＣ。より出力されるパ
ルスに応じたパルス電流が流れる。
、負荷Ｒ１，にはパルス発生器ＩＣ。より出力されるパ
ルスに応じたパルス電流が流れる。
従来のＦＥＴ駆動用ゲート回路は以上のように構成され
ているので、ＦＥＴ駆動用パルスのパルス幅はパルスト
ランスのパルス電圧の時間の積分値であるＥＴ積で決ま
り、幅の広い（オン時間の長い）パルスでＦＥＴを駆動
することができず、従って、負荷に流すパルス電流のパ
ルス幅が制限されるという問題点があった。
ているので、ＦＥＴ駆動用パルスのパルス幅はパルスト
ランスのパルス電圧の時間の積分値であるＥＴ積で決ま
り、幅の広い（オン時間の長い）パルスでＦＥＴを駆動
することができず、従って、負荷に流すパルス電流のパ
ルス幅が制限されるという問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、ＦＥＴ＠動用のパルス幅を大幅に変えて設
定でき、負荷に供給するパルス電流のパルス幅に制限の
少ないＦＥＴ駆動用ゲート回路を得ることを目的として
いる。
れたもので、ＦＥＴ＠動用のパルス幅を大幅に変えて設
定でき、負荷に供給するパルス電流のパルス幅に制限の
少ないＦＥＴ駆動用ゲート回路を得ることを目的として
いる。
（課題を解決するための手段〕
この発明に係るＦＥＴ駆動用ゲート回路は、パルストラ
ンスの二次側にＦＥＴのゲートに対して順方向となるダ
イオードを接続し、かつ上記ＦＥＴのゲートとソース間
に抵抗を接続し、上記パルストランスの一次側を連続し
たパルス列で駆動するパルス発生回路を設け、上記ＦＥ
Ｔのゲートとソース間の容量と上記抵抗とで決定される
放電時定数により放電するＦＥＴのゲートとソース間の
電圧が該ＦＥＴのゲート−ソースカットオフ電圧以上と
なるように上記パルス列中の個々のパルス間隔を設定し
たものである。
ンスの二次側にＦＥＴのゲートに対して順方向となるダ
イオードを接続し、かつ上記ＦＥＴのゲートとソース間
に抵抗を接続し、上記パルストランスの一次側を連続し
たパルス列で駆動するパルス発生回路を設け、上記ＦＥ
Ｔのゲートとソース間の容量と上記抵抗とで決定される
放電時定数により放電するＦＥＴのゲートとソース間の
電圧が該ＦＥＴのゲート−ソースカットオフ電圧以上と
なるように上記パルス列中の個々のパルス間隔を設定し
たものである。
この発明のＦＥＴ駆動用ゲート回路においては、パルス
列が送出されている間、ＦＥＴのゲートとソース間の電
圧を上記ＦＥＴのオン状態が続くように、パルス列中の
個々のパルス間隔を抵抗と上記ＦＥＴのゲートとソース
間容量とで決定される放電時定数でゆるやかに放電させ
て、ゲートとソース電圧を維持する。
列が送出されている間、ＦＥＴのゲートとソース間の電
圧を上記ＦＥＴのオン状態が続くように、パルス列中の
個々のパルス間隔を抵抗と上記ＦＥＴのゲートとソース
間容量とで決定される放電時定数でゆるやかに放電させ
て、ゲートとソース電圧を維持する。
第１図はこの発明の一実施例によるＦＥＴ駆動用ゲート
回路を示す図であり，第３図と同一符号は同一構成部分
を示している．図において、ＲＬは負荷％ＱｏはＦＥＴ
％ｃｏはＦＥＴＱＯのゲートとソース間の容量、Ｒ０は
抵抗、Ｄ０は逆流阻止用ダイオード、ＰＴはパルストラ
ンス、ＱはパルストランスＰＴの駆動用トランジスタ、
Ｄｚはツェナダイオード、Ｄはダイオード、１はＡＮＤ
ゲート、２はＮＡＮＤゲートを主体とする第ｌの矩形波
パルス発生回路、３は第１の矩形波パルス発生回路２と
同様の構成の第２の矩形波パルス発生回路である。
回路を示す図であり，第３図と同一符号は同一構成部分
を示している．図において、ＲＬは負荷％ＱｏはＦＥＴ
％ｃｏはＦＥＴＱＯのゲートとソース間の容量、Ｒ０は
抵抗、Ｄ０は逆流阻止用ダイオード、ＰＴはパルストラ
ンス、ＱはパルストランスＰＴの駆動用トランジスタ、
Ｄｚはツェナダイオード、Ｄはダイオード、１はＡＮＤ
ゲート、２はＮＡＮＤゲートを主体とする第ｌの矩形波
パルス発生回路、３は第１の矩形波パルス発生回路２と
同様の構成の第２の矩形波パルス発生回路である。
次に、第２図の波形図を基に動作について説明する。第
２図は第１図の各部ａ ”−’ ｅの電圧波形あるいは
負荷電流波形を示したものである。第１図の第１の矩形
波パルス発生回路２は、ＮＡＮＤゲート回路により矩形
波パルスを発生する無安定マルチバイブレータ発振回路
となっており、高い周波数の矩形波のパルスを発生する
。そして、抵抗Ｒ，，容量ＣＩ及びダイオードＤ１はそ
のパルスのデューティ比を変えるために設けられており
、その出力（矩形波パルス）波形は第２図に示すように
なる。
２図は第１図の各部ａ ”−’ ｅの電圧波形あるいは
負荷電流波形を示したものである。第１図の第１の矩形
波パルス発生回路２は、ＮＡＮＤゲート回路により矩形
波パルスを発生する無安定マルチバイブレータ発振回路
となっており、高い周波数の矩形波のパルスを発生する
。そして、抵抗Ｒ，，容量ＣＩ及びダイオードＤ１はそ
のパルスのデューティ比を変えるために設けられており
、その出力（矩形波パルス）波形は第２図に示すように
なる。
また、同様に回路構成された第２矩形波パルス発生回路
３は、上記の回路２よりも長い周期の矩形波パルスを発
生する。そして、可変抵抗ＶＲ，はその周期Ｔを可変す
る．また、可変抵抗ＶＲ．，ダイオードＤ２．容量Ｃ２
は、そのパルス幅Ｔｗを可変するものである。この第２
の矩形波パルス発生回路３で発生された矩形波パルスは
、第２図に示すような波形Ｃなる。そして、これらの両
者のパルスはＡＮＤゲートｌに入力され、このＡＮＤゲ
ート１の出力がパルストランスＰＴの駆動用トランジス
タ（ここではＦＥＴ）Ｑのゲートに加えられる。このト
ランジスタＱに印加されるゲート電圧は第２図に示すよ
うなパルス列となる。そして、パルストランスＰＴはこ
のパルス列に従って駆動される。この時、負荷ＲＬを駆
動するＦＥＴＱＯには、上記パルス列の個々のパルスが
送出され、１個のパルスが終って、次のパルスが印加さ
れるまでの間、Ｆ Ｅ Ｔ Ｑ ｏのゲートとソース間
の容量Ｃｏに蓄積された電荷が抵抗Ｒ０を通じて放電す
るが、このＦ Ｅ Ｔ Ｑ ｏのゲートとソース間の電
圧をゲート−ソースカットオフ電圧以上の高電圧に維持
するように抵抗Ｒ０と容ｆｆｉ Ｃ ｏの放電時定数を
決めているので、ＦＥＴＱｏは上記パルス列で送出され
ている間中オンし続ける。このＦ Ｅ Ｔ Ｑ ｏのゲ
ートーソース間電圧波形及びＦＥＴＱ．のバルス電流（
負荷電流）波形は第２図に示すようになる。ここで、ｖ
ｃはＦ Ｅ Ｔ Ｑ ｏのゲート−ソースカットオフ電
圧で、ゲートーソース電圧Ｖ．がｖｃ以下に低下すると
ＦＥＴＱＯはオフする。そして、パルス列中の個々のパ
ルス間電圧ｖｈがパルス印加時電圧Ｖ．よりも大幅に低
下しないように抵抗Ｒ。を決定ｌノておけば、第２図の
ようにパルス列が送出されている間中、Ｆ Ｅ Ｔ Ｑ
ｏはオン状態となり、長い幅のパルス電流とすること
ができる。また、第１図の可変抵抗ＶＲ，を可変するこ
とで周期Ｔを変えることができ、また可変抵抗ＶＲ２を
可変することでパルス幅Ｔｗを変えることができる。一
方、パルストランスＰＴは、第１の矩形波パルス発生回
路２で決定されるパルス幅ｊＷ＋周期七及びパルス間隔
ｔｄで駆動されるので、前述のＥＴ積は一定であり、パ
ルストランスＰＴは偏磁等の不都合を生じない。
３は、上記の回路２よりも長い周期の矩形波パルスを発
生する。そして、可変抵抗ＶＲ，はその周期Ｔを可変す
る．また、可変抵抗ＶＲ．，ダイオードＤ２．容量Ｃ２
は、そのパルス幅Ｔｗを可変するものである。この第２
の矩形波パルス発生回路３で発生された矩形波パルスは
、第２図に示すような波形Ｃなる。そして、これらの両
者のパルスはＡＮＤゲートｌに入力され、このＡＮＤゲ
ート１の出力がパルストランスＰＴの駆動用トランジス
タ（ここではＦＥＴ）Ｑのゲートに加えられる。このト
ランジスタＱに印加されるゲート電圧は第２図に示すよ
うなパルス列となる。そして、パルストランスＰＴはこ
のパルス列に従って駆動される。この時、負荷ＲＬを駆
動するＦＥＴＱＯには、上記パルス列の個々のパルスが
送出され、１個のパルスが終って、次のパルスが印加さ
れるまでの間、Ｆ Ｅ Ｔ Ｑ ｏのゲートとソース間
の容量Ｃｏに蓄積された電荷が抵抗Ｒ０を通じて放電す
るが、このＦ Ｅ Ｔ Ｑ ｏのゲートとソース間の電
圧をゲート−ソースカットオフ電圧以上の高電圧に維持
するように抵抗Ｒ０と容ｆｆｉ Ｃ ｏの放電時定数を
決めているので、ＦＥＴＱｏは上記パルス列で送出され
ている間中オンし続ける。このＦ Ｅ Ｔ Ｑ ｏのゲ
ートーソース間電圧波形及びＦＥＴＱ．のバルス電流（
負荷電流）波形は第２図に示すようになる。ここで、ｖ
ｃはＦ Ｅ Ｔ Ｑ ｏのゲート−ソースカットオフ電
圧で、ゲートーソース電圧Ｖ．がｖｃ以下に低下すると
ＦＥＴＱＯはオフする。そして、パルス列中の個々のパ
ルス間電圧ｖｈがパルス印加時電圧Ｖ．よりも大幅に低
下しないように抵抗Ｒ。を決定ｌノておけば、第２図の
ようにパルス列が送出されている間中、Ｆ Ｅ Ｔ Ｑ
ｏはオン状態となり、長い幅のパルス電流とすること
ができる。また、第１図の可変抵抗ＶＲ，を可変するこ
とで周期Ｔを変えることができ、また可変抵抗ＶＲ２を
可変することでパルス幅Ｔｗを変えることができる。一
方、パルストランスＰＴは、第１の矩形波パルス発生回
路２で決定されるパルス幅ｊＷ＋周期七及びパルス間隔
ｔｄで駆動されるので、前述のＥＴ積は一定であり、パ
ルストランスＰＴは偏磁等の不都合を生じない。
なお、この発明のＦＥＴ駆動用ゲート回路は、パルスト
ランスＰＴでＦ Ｅ Ｔ Ｑ ｏ側を電気的に絶縁でき
るので、絶縁を必要とするＦＥＴ駆動用ゲート回路に対
し好都合である。
ランスＰＴでＦ Ｅ Ｔ Ｑ ｏ側を電気的に絶縁でき
るので、絶縁を必要とするＦＥＴ駆動用ゲート回路に対
し好都合である。
以上説明したように、この発明によれば、パルス列中の
個々のパルス間隔をＦＥＴのゲートに接続した抵抗と容
量の放電時定数より小さくしてパルストランスを駆動す
るようにしたので、長い幅のパルスでＦＥＴを駆動でき
、そのパルス幅や周期を大幅に可変でき、また、ＦＥＴ
側を駆動回路側から絶縁できるという効果がある。
個々のパルス間隔をＦＥＴのゲートに接続した抵抗と容
量の放電時定数より小さくしてパルストランスを駆動す
るようにしたので、長い幅のパルスでＦＥＴを駆動でき
、そのパルス幅や周期を大幅に可変でき、また、ＦＥＴ
側を駆動回路側から絶縁できるという効果がある。
第１図はこの発明の一実旅例を示す回路図、第２図は第
１図の各部の電圧と負荷電流を示す波形図、第３図は従
来のパルストランスを用いたＦＥＴ駆動用ゲート回路を
示す回路図である。 １−−−ＮＡＮＤゲート ２−一第１の矩形波パルス発生回路 ３−一第２の矩形波パルス発生回路 ＰＴ−−パルストランス Ｒ．−−−−−抵抗 Ｃ Ｏ −−−−−−容量 Ｄ．−−−−ダイオード ＲＬ−−−一負荷 Ｑ０…一ＦＥＴ なお、図中同一符号は同一又は相当部分を示す。 第２図
１図の各部の電圧と負荷電流を示す波形図、第３図は従
来のパルストランスを用いたＦＥＴ駆動用ゲート回路を
示す回路図である。 １−−−ＮＡＮＤゲート ２−一第１の矩形波パルス発生回路 ３−一第２の矩形波パルス発生回路 ＰＴ−−パルストランス Ｒ．−−−−−抵抗 Ｃ Ｏ −−−−−−容量 Ｄ．−−−−ダイオード ＲＬ−−−一負荷 Ｑ０…一ＦＥＴ なお、図中同一符号は同一又は相当部分を示す。 第２図
Claims (1)
- ＦＥＴをパルストランスで駆動するＦＥＴ駆動用ゲート
回路において、パルストランスの二次側にＦＥＴのゲー
トに対し順方向となるようにダオードを接続し、かつ上
記ＦＥＴのゲートとソース間に抵抗を接続し、上記パル
ストランスの一次側を連続したパルス列で駆動するパル
ス発生回路を設け、ＦＥＴのゲートとソース間の容量と
上記抵抗とで決定される放電時定数により放電するＦＥ
Ｔのゲートとソース間の電圧が該ＦＥＴのゲート−ソー
スカットオフ電圧以上となるように上記パルス列中の個
々のパルス間隔を設定したことを特徴とするＦＥＴ駆動
用ゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1160011A JPH0324818A (ja) | 1989-06-22 | 1989-06-22 | Ｆｅｔ駆動用ゲート回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1160011A JPH0324818A (ja) | 1989-06-22 | 1989-06-22 | Ｆｅｔ駆動用ゲート回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0324818A true JPH0324818A (ja) | 1991-02-01 |
Family
ID=15706048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1160011A Pending JPH0324818A (ja) | 1989-06-22 | 1989-06-22 | Ｆｅｔ駆動用ゲート回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0324818A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4494514B1 (ja) * | 2009-10-29 | 2010-06-30 | インテグラン株式会社 | プリチャージ機能を持つスイッチ回路、双方向直流スイッチおよび電力変換回路 |
| JP2020508015A (ja) * | 2017-01-18 | 2020-03-12 | シーメンス アクチエンゲゼルシヤフトＳｉｅｍｅｎｓ Ａｋｔｉｅｎｇｅｓｅｌｌｓｃｈａｆｔ | バイポーラ型のスイッチング可能なパワー半導体素子を駆動制御するための制御装置、半導体モジュールならびに方法 |
-
1989
- 1989-06-22 JP JP1160011A patent/JPH0324818A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4494514B1 (ja) * | 2009-10-29 | 2010-06-30 | インテグラン株式会社 | プリチャージ機能を持つスイッチ回路、双方向直流スイッチおよび電力変換回路 |
| JP2011097751A (ja) * | 2009-10-29 | 2011-05-12 | Integuran Kk | プリチャージ機能を持つスイッチ回路、双方向直流スイッチおよび電力変換回路 |
| JP2020508015A (ja) * | 2017-01-18 | 2020-03-12 | シーメンス アクチエンゲゼルシヤフトＳｉｅｍｅｎｓ Ａｋｔｉｅｎｇｅｓｅｌｌｓｃｈａｆｔ | バイポーラ型のスイッチング可能なパワー半導体素子を駆動制御するための制御装置、半導体モジュールならびに方法 |
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