JPS58136136A - 間欠駆動型時定数回路 - Google Patents
間欠駆動型時定数回路Info
- Publication number
- JPS58136136A JPS58136136A JP57017748A JP1774882A JPS58136136A JP S58136136 A JPS58136136 A JP S58136136A JP 57017748 A JP57017748 A JP 57017748A JP 1774882 A JP1774882 A JP 1774882A JP S58136136 A JPS58136136 A JP S58136136A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- time constant
- signal
- clock signal
- intermittent
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/28—Modifications for introducing a time delay before switching
Landscapes
- Pulse Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積回路化に適した時定数回路に関する。
１〜１０ミリ秒程度の比較的大きい時定数を集積回路に
おいて実現しようとした場合、従来の方法によれは、既
知で不変の高周波数のクロック信号を分周して時定数を
設定する方法、あるいはコンデンサＣと抵抗にとのＣＲ
時定数により時定数を設定する方法などが考えられる。
おいて実現しようとした場合、従来の方法によれは、既
知で不変の高周波数のクロック信号を分周して時定数を
設定する方法、あるいはコンデンサＣと抵抗にとのＣＲ
時定数により時定数を設定する方法などが考えられる。
クロック周波数から分周する第１の方法は、精度が高い
利点を有する反面、クロック周波数が変ると時定数も変
ってしまう、つまりクロック絢波数に対する制限が厳し
い欠点を有する。また、Ｃｋ時定数による第２の方法で
は、クロックは不要であるが、長い時定数を得るために
はコンデンサＣや抵抗ｋを大きくしなけれはならないの
で集積回路化することができず、したがって例えは第１
図に示すようにコンデンサＣを外付けする必要か生じる
。第１図において、１はインバータ、２は抵抗、３はシ
ュミツｌ−） ＩＪガー回路で、外付は用コンデンサ４
は抵抗２とシュミットトリガ−回路３との間にパッド５
を介して接続される。このように、第２の方法は集積回
路のパッド数を増し、外付は部品数を増す欠点を有する
。
利点を有する反面、クロック周波数が変ると時定数も変
ってしまう、つまりクロック絢波数に対する制限が厳し
い欠点を有する。また、Ｃｋ時定数による第２の方法で
は、クロックは不要であるが、長い時定数を得るために
はコンデンサＣや抵抗ｋを大きくしなけれはならないの
で集積回路化することができず、したがって例えは第１
図に示すようにコンデンサＣを外付けする必要か生じる
。第１図において、１はインバータ、２は抵抗、３はシ
ュミツｌ−） ＩＪガー回路で、外付は用コンデンサ４
は抵抗２とシュミットトリガ−回路３との間にパッド５
を介して接続される。このように、第２の方法は集積回
路のパッド数を増し、外付は部品数を増す欠点を有する
。
本発明は１、大きい時定数を有する時定数回路において
、コンデンサを外付けせず、集積回路化された内部の小
容量コンデンサを用いることにより、外付は部品数及び
パッド数を削減することを目的とするものである。すな
わち、本発明は間欠クロック信号を発生する手段と、入
力信号を上記間欠クロック信号に基ついて間欠的に伝達
する手段と、その伝達手段の出力側に抵抗を介して接続
され、その伝達手段が導通状態のときは上記入力信号に
応じて信号を蓄積又は放電し、その伝達手段が非導通状
態のときは蓄積している信号のレベルを維持する積分手
段と、その積分手段に接続され、その積分手段の出力信
号レベルが一定レベルに達した時に信号を発生する手段
とを備えて構成される間欠駆動型時定数回路であって、
入力信号を間欠駆動して積分手段に伝達することにより
見掛は上ＣＲ時定数を増大させ、もって上記目的を達成
せんとするものである。
、コンデンサを外付けせず、集積回路化された内部の小
容量コンデンサを用いることにより、外付は部品数及び
パッド数を削減することを目的とするものである。すな
わち、本発明は間欠クロック信号を発生する手段と、入
力信号を上記間欠クロック信号に基ついて間欠的に伝達
する手段と、その伝達手段の出力側に抵抗を介して接続
され、その伝達手段が導通状態のときは上記入力信号に
応じて信号を蓄積又は放電し、その伝達手段が非導通状
態のときは蓄積している信号のレベルを維持する積分手
段と、その積分手段に接続され、その積分手段の出力信
号レベルが一定レベルに達した時に信号を発生する手段
とを備えて構成される間欠駆動型時定数回路であって、
入力信号を間欠駆動して積分手段に伝達することにより
見掛は上ＣＲ時定数を増大させ、もって上記目的を達成
せんとするものである。
第２図は本発明の詳細な説明する回路図で、間欠クロッ
ク信号により駆動されて入力信号を間欠的に伝達する上
記伝達手段の一例としてのクロックドインバータ１１の
出力側に、抵抗２を介′シて上記積分手段の一例として
ミラー積分回路１４が接続され、ミラー積分回路１４の
出力側にはそのミラー積分回路１４の出力信号レベルが
一定レベルに達した時に信号を発生する手段としてシュ
ミ入力信号を間欠的に伝達する機能を備え、集積回路化
に適した回路であれば如何なる回路でもよい。
ク信号により駆動されて入力信号を間欠的に伝達する上
記伝達手段の一例としてのクロックドインバータ１１の
出力側に、抵抗２を介′シて上記積分手段の一例として
ミラー積分回路１４が接続され、ミラー積分回路１４の
出力側にはそのミラー積分回路１４の出力信号レベルが
一定レベルに達した時に信号を発生する手段としてシュ
ミ入力信号を間欠的に伝達する機能を備え、集積回路化
に適した回路であれば如何なる回路でもよい。
積分手段としては一般に積分回路として知られる回路の
うち、集積回路化に遍する回路であれば如何なる回路で
も用いることができ、第２図では一例としてミラー積分
回路を示し、そのうちのインバータ１２とコンデンサ１
３とが並列に接続されたものを例示した。また、積分手
段の出力信号レベルが一定し鏝ルに達した時に信号を発
生させる回路としては、シュミットトリガ−回路を矩形
波信号を得るための好ましい回路として例示したのであ
って、カレントスイッチその他の回路であっても集積回
路化に適する回路であれば如何なる回路でも用いること
ができる。
うち、集積回路化に遍する回路であれば如何なる回路で
も用いることができ、第２図では一例としてミラー積分
回路を示し、そのうちのインバータ１２とコンデンサ１
３とが並列に接続されたものを例示した。また、積分手
段の出力信号レベルが一定し鏝ルに達した時に信号を発
生させる回路としては、シュミットトリガ−回路を矩形
波信号を得るための好ましい回路として例示したのであ
って、カレントスイッチその他の回路であっても集積回
路化に適する回路であれば如何なる回路でも用いること
ができる。
次に、第３図に示す一実施例について本発明の詳細な説
明する。
明する。
２０は２ カウンタ、２１はカウンタ２０内の各段のフ
リップフロップの出力を入力とするアンドゲートで、カ
ウンタ２０とアンドゲート２１により間欠クロック信号
を発生する。クロックドインバータ１１は、相補形金属
酸化膜半導体（以下ＣＭＯ３と称す）インバータ２２の
両端に、Ｐチャンネル電界効果トランジスタ（以下Ｐ
−Ｆ Ｅ Ｔと称す）のスイッチ２３とＮチャンネル電
界効果トランジスタ（以下Ｎ −Ｆ Ｅ Ｔと称す）の
スイッチ２４とがそれぞれ接続され、スイッチ２３と２
４とがインバータ２５を挾んで上記間欠クロック信号に
より連動して駆動されるように構成されている。抵抗２
としては、Ｐ −Ｆ Ｅ ＴとＮ −Ｆ Ｅ Ｔとから
なる伝送ゲートを使用する。ミラー積分回路１４として
はＣＭＯＳインバータ１２とコンデンサ１３との並列回
路を使用する。シュミットトリガ−回路３としては、２
個のＮＯＲゲート２６及び２７を互いに一方のＮＯＲゲ
ートの出力が他方のＮＯＲゲートの一方の入力となるよ
うに接続し、ＮＯＲゲート２６の他方の入力側にはイン
バータ２８を介してミラー積分回路１４の出力信号を入
力し、また、ＮＯＲゲート２７の他方の入力側には２個
のインバータ２９及び３０を介してミラー積分回路１４
の出力信号を入力するように接続すると共に、インバー
タ２８と２９とでチャンネル幅Ｗとチャンネル長しとの
比Ｗ／Ｌを異ならせることによりそれぞれの閾値を設定
して回路特性にヒステリシスをもたせたものを使用する
。
リップフロップの出力を入力とするアンドゲートで、カ
ウンタ２０とアンドゲート２１により間欠クロック信号
を発生する。クロックドインバータ１１は、相補形金属
酸化膜半導体（以下ＣＭＯ３と称す）インバータ２２の
両端に、Ｐチャンネル電界効果トランジスタ（以下Ｐ
−Ｆ Ｅ Ｔと称す）のスイッチ２３とＮチャンネル電
界効果トランジスタ（以下Ｎ −Ｆ Ｅ Ｔと称す）の
スイッチ２４とがそれぞれ接続され、スイッチ２３と２
４とがインバータ２５を挾んで上記間欠クロック信号に
より連動して駆動されるように構成されている。抵抗２
としては、Ｐ −Ｆ Ｅ ＴとＮ −Ｆ Ｅ Ｔとから
なる伝送ゲートを使用する。ミラー積分回路１４として
はＣＭＯＳインバータ１２とコンデンサ１３との並列回
路を使用する。シュミットトリガ−回路３としては、２
個のＮＯＲゲート２６及び２７を互いに一方のＮＯＲゲ
ートの出力が他方のＮＯＲゲートの一方の入力となるよ
うに接続し、ＮＯＲゲート２６の他方の入力側にはイン
バータ２８を介してミラー積分回路１４の出力信号を入
力し、また、ＮＯＲゲート２７の他方の入力側には２個
のインバータ２９及び３０を介してミラー積分回路１４
の出力信号を入力するように接続すると共に、インバー
タ２８と２９とでチャンネル幅Ｗとチャンネル長しとの
比Ｗ／Ｌを異ならせることによりそれぞれの閾値を設定
して回路特性にヒステリシスをもたせたものを使用する
。
第３図の実施例において、カウンタ２０にクロック信号
を入力すると、アンドゲート２１からはクロック信号の
２ｎ個に１個の割で高レベル信号が現われ、第４図に示
されるような間欠クロック信号となる。クロックドイン
バータ１１は、間欠クロック信号が高レベル状態のとき
Ｐ−ＦＥＴ２３及びＮ−ＦＥＴ２．４が共に導通状態と
なって、インバータ２２が作動する。一方、間欠クロッ
ク信号が低レベル状態のときは、Ｐ−ＦＥＴ２３及びＮ
−ＦＥＴ２４が共に非導通状態となるため、りロックド
インバータ１１は高インピーダンスの絶縁状態となる。
を入力すると、アンドゲート２１からはクロック信号の
２ｎ個に１個の割で高レベル信号が現われ、第４図に示
されるような間欠クロック信号となる。クロックドイン
バータ１１は、間欠クロック信号が高レベル状態のとき
Ｐ−ＦＥＴ２３及びＮ−ＦＥＴ２．４が共に導通状態と
なって、インバータ２２が作動する。一方、間欠クロッ
ク信号が低レベル状態のときは、Ｐ−ＦＥＴ２３及びＮ
−ＦＥＴ２４が共に非導通状態となるため、りロックド
インバータ１１は高インピーダンスの絶縁状態となる。
信号を伝達しない。抵抗（ｋ）２及びコンデンサ（Ｃ）
１３は共に集積回路化された部品であるので、そのＣ
Ｒ時定数は大きなものではなく、したがって、仮にクロ
ックドインバータを経ずに入力信号が抵抗２に入力した
とすると、ミラー積分回路１４の出力信号は第４図に示
されるように短時間で増大し、図には表わされていない
が同様に短時間で減小する。いま第３図において、入力
信号が低レベルにあるとき、間欠クロック信号が高レベ
ル状態のときインバータ２２のＰ−ＦＥＴが導通状態と
なり、インバータ２２のＮ−ＦＥ Ｔが非導通状態とな
るため高電圧電源からＰ−Ｆ Ｅ Ｔ ２３、インバー
タのＰ−ＦＥＴ及び抵抗２を経てミラー積分回路１４へ
と電流が流れ、第４図に示されるように電荷が蓄積され
る。そして間欠クロック信号が低レベルに変ったときク
ロックドインバータ１１が絶縁状態になるため、ミラー
積分回路の蓄積電荷はその状態に維持される。このよう
に、入力信号が低レベルのとき、間欠クロック信号の繰
り返しによりミラー積分回路の出力信号は第４図に示さ
れるように緩やかに増大し、見掛は上大きな時定数を有
することになる。一方、入力信号が高レベルにあるとき
間欠クロック信号でクロックドインバータ１１を駆動す
ると、間欠 ″クロック信号が高レベル状態の期間、ミ
ラー積分回路に蓄積されている電荷が抵抗２、インバー
タ２２のＮ −Ｆ ’Ｅ Ｔ及びＮ−ＦＥＴ２４を経て
低電圧電源へと流れて放電され、間欠クロック信号か低
レベル状態の期間は蓄積電荷が維持される。その結果、
第４図には示されていないか、ミラー積分回路の出力信
号は非間欠駆動時よりも緩やかに、したがって見掛は上
大きな時定数をもって減小する。
１３は共に集積回路化された部品であるので、そのＣ
Ｒ時定数は大きなものではなく、したがって、仮にクロ
ックドインバータを経ずに入力信号が抵抗２に入力した
とすると、ミラー積分回路１４の出力信号は第４図に示
されるように短時間で増大し、図には表わされていない
が同様に短時間で減小する。いま第３図において、入力
信号が低レベルにあるとき、間欠クロック信号が高レベ
ル状態のときインバータ２２のＰ−ＦＥＴが導通状態と
なり、インバータ２２のＮ−ＦＥ Ｔが非導通状態とな
るため高電圧電源からＰ−Ｆ Ｅ Ｔ ２３、インバー
タのＰ−ＦＥＴ及び抵抗２を経てミラー積分回路１４へ
と電流が流れ、第４図に示されるように電荷が蓄積され
る。そして間欠クロック信号が低レベルに変ったときク
ロックドインバータ１１が絶縁状態になるため、ミラー
積分回路の蓄積電荷はその状態に維持される。このよう
に、入力信号が低レベルのとき、間欠クロック信号の繰
り返しによりミラー積分回路の出力信号は第４図に示さ
れるように緩やかに増大し、見掛は上大きな時定数を有
することになる。一方、入力信号が高レベルにあるとき
間欠クロック信号でクロックドインバータ１１を駆動す
ると、間欠 ″クロック信号が高レベル状態の期間、ミ
ラー積分回路に蓄積されている電荷が抵抗２、インバー
タ２２のＮ −Ｆ ’Ｅ Ｔ及びＮ−ＦＥＴ２４を経て
低電圧電源へと流れて放電され、間欠クロック信号か低
レベル状態の期間は蓄積電荷が維持される。その結果、
第４図には示されていないか、ミラー積分回路の出力信
号は非間欠駆動時よりも緩やかに、したがって見掛は上
大きな時定数をもって減小する。
シュミットトリガ−回路３において、インバータ２８の
閾値Ｖ（１をインバータ２９の閾値Ｖ ｔ ２より高く
設定したとする。上記のように間欠駆動により得られる
ミラー積分器１４の出力信号を第５図のように三角波で
表わすと、シュミットトリガ−回路３のＳ位置及びに位
置の信号は第５図のようになり、ＮＯＲゲート２６及び
２７による出力信号Ｑは第５図のように２つの閾値Ｖ
ｔ １及びＶ ｔ ２によるヒステリシスをもった矩形
波信号になる。
閾値Ｖ（１をインバータ２９の閾値Ｖ ｔ ２より高く
設定したとする。上記のように間欠駆動により得られる
ミラー積分器１４の出力信号を第５図のように三角波で
表わすと、シュミットトリガ−回路３のＳ位置及びに位
置の信号は第５図のようになり、ＮＯＲゲート２６及び
２７による出力信号Ｑは第５図のように２つの閾値Ｖ
ｔ １及びＶ ｔ ２によるヒステリシスをもった矩形
波信号になる。
この出力信号Ｑは大きい時定数をもつ矩形波信号である
。
。
クロック信号としては集積回路で他の用−途に使用して
いるクロック信号を兼用することができる。
いるクロック信号を兼用することができる。
最近の集積回路では、タイミンク発生のために比較的高
い周波数（５Ｑ Ｑ ＫＨｚ 〜２ＭＨｚ ）のクロッ
ク信号を使用することが多くなっており、本発明のクロ
ック信号を得ることはさほど難しくはない。
い周波数（５Ｑ Ｑ ＫＨｚ 〜２ＭＨｚ ）のクロッ
ク信号を使用することが多くなっており、本発明のクロ
ック信号を得ることはさほど難しくはない。
第４図からも理解されるように、本発明では見掛けのＣ
Ｒ積は、実際のＣＲ積に対して間欠クロック信号のデユ
ーティ比の逆数倍となっている。
Ｒ積は、実際のＣＲ積に対して間欠クロック信号のデユ
ーティ比の逆数倍となっている。
その結果、時定数精度はデユーティ比のみに依存し、間
欠クロックが時定数より十分短かけれはクロック信号の
絶対精度には依存しないので、高精度となる。デユーテ
ィ比とは、間欠クロック信号のパルス幅をｔ、間欠クロ
ック周期をｒとした場合、ｔ／Ｔである。
欠クロックが時定数より十分短かけれはクロック信号の
絶対精度には依存しないので、高精度となる。デユーテ
ィ比とは、間欠クロック信号のパルス幅をｔ、間欠クロ
ック周期をｒとした場合、ｔ／Ｔである。
以上説明したように、本発明は間欠駆動によりＣＲ時定
数を見掛は上大きくするように構成したので、コンデン
サを外付けする必要がなく、しかも精度よく大きい時定
数を得ることができる、集積回路に適した時定数回路を
達成することかできる。
数を見掛は上大きくするように構成したので、コンデン
サを外付けする必要がなく、しかも精度よく大きい時定
数を得ることができる、集積回路に適した時定数回路を
達成することかできる。
第１図はコンデンサを外付けして得られる時定数回路を
示す回路図、第２図は本発明の概要を示す回路図、第３
図は本発明の一実施例を示す回路図、第４図はミラー積
分回路の出力信号と間欠クロック信号とを示す波形図、
第５図はシュミットトリガ−回路の各部の信号を示す波
形図である。 ２ 抵抗、３・・・シュミットトリガ−回路、１１・・
クロックドインバータ、１５・・ミラー積分回路。 特許出願人 株式会社リ コー 代 理 人 弁理士 肯 山 葆外２名第１図 鶴３図 第４図 第５図
示す回路図、第２図は本発明の概要を示す回路図、第３
図は本発明の一実施例を示す回路図、第４図はミラー積
分回路の出力信号と間欠クロック信号とを示す波形図、
第５図はシュミットトリガ−回路の各部の信号を示す波
形図である。 ２ 抵抗、３・・・シュミットトリガ−回路、１１・・
クロックドインバータ、１５・・ミラー積分回路。 特許出願人 株式会社リ コー 代 理 人 弁理士 肯 山 葆外２名第１図 鶴３図 第４図 第５図
Claims (1)
- （１）間欠クロック信号を発生する手段と、入力信号を
前記間欠クロック信号に基ついて間欠的に伝達する手段
と、該伝達手段の出力側に抵抗を介して接続され、該伝
達手段が導通状態のときは前記入力信号に応じて信号を
蓄積又は放電し、該伝達手段が非導通状態のときは蓄積
している信号のレベルを維持する積分手段と、該積分手
段に接続され、該積分手段の出力信号レベルか一足レベ
ルに達した時に信号を発生する手段とからなることを特
徴とする間欠駆動型時定数回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57017748A JPS58136136A (ja) | 1982-02-05 | 1982-02-05 | 間欠駆動型時定数回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57017748A JPS58136136A (ja) | 1982-02-05 | 1982-02-05 | 間欠駆動型時定数回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58136136A true JPS58136136A (ja) | 1983-08-13 |
Family
ID=11952360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57017748A Pending JPS58136136A (ja) | 1982-02-05 | 1982-02-05 | 間欠駆動型時定数回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58136136A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6113814A (ja) * | 1984-06-29 | 1986-01-22 | Nec Corp | 時定数回路 |
| US5217584A (en) * | 1990-10-12 | 1993-06-08 | Olin Corporation | Process for producing ferrate employing beta-ferric oxide |
-
1982
- 1982-02-05 JP JP57017748A patent/JPS58136136A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6113814A (ja) * | 1984-06-29 | 1986-01-22 | Nec Corp | 時定数回路 |
| US5217584A (en) * | 1990-10-12 | 1993-06-08 | Olin Corporation | Process for producing ferrate employing beta-ferric oxide |
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