JPH03237728A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03237728A JPH03237728A JP3433790A JP3433790A JPH03237728A JP H03237728 A JPH03237728 A JP H03237728A JP 3433790 A JP3433790 A JP 3433790A JP 3433790 A JP3433790 A JP 3433790A JP H03237728 A JPH03237728 A JP H03237728A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 47
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 238000000034 method Methods 0.000 claims abstract description 16
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 15
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 15
- 150000002500 ions Chemical class 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 5
- 230000001590 oxidative effect Effects 0.000 claims description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 19
- 239000011229 interlayer Substances 0.000 abstract description 15
- 239000010410 layer Substances 0.000 abstract description 14
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 14
- 239000011574 phosphorus Substances 0.000 abstract description 14
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 12
- 238000009792 diffusion process Methods 0.000 abstract description 11
- 229910052785 arsenic Inorganic materials 0.000 abstract description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 7
- 239000007789 gas Substances 0.000 abstract description 7
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 7
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 abstract description 6
- -1 Phosphorus ions Chemical class 0.000 abstract description 5
- 238000010438 heat treatment Methods 0.000 abstract description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 abstract description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 abstract description 4
- 229910001873 dinitrogen Inorganic materials 0.000 abstract description 4
- 239000001301 oxygen Substances 0.000 abstract description 4
- 229910052760 oxygen Inorganic materials 0.000 abstract description 4
- 239000013078 crystal Substances 0.000 abstract description 3
- 230000007547 defect Effects 0.000 abstract description 3
- 238000001020 plasma etching Methods 0.000 abstract description 2
- 230000006837 decompression Effects 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 12
- 239000005380 borophosphosilicate glass Substances 0.000 description 5
- 230000005684 electric field Effects 0.000 description 5
- 238000001947 vapour-phase growth Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 238000010893 electron trap Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 238000000992 sputter etching Methods 0.000 description 2
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 1
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は低濃度ドレイン（Ｌ Ｄ Ｄ ： Ｌｉｇｈｔ
ｌｙＤｏｐｅｄ Ｄｒａｉｎ）構造のトランジスタを備
えた半導体装置の製造方法に関するものである。
ｌｙＤｏｐｅｄ Ｄｒａｉｎ）構造のトランジスタを備
えた半導体装置の製造方法に関するものである。
従来の技術
半導体装置の集積化の進展に伴い、半導体素子が微細化
され、トランジスタの実効チャネル長も短くなってきた
。この微細化に伴って半導体装置内部に生じる高電界が
電子の離脱現象を引き起こし、そのときに発生する高エ
ネルギーをもった電子及び正孔がゲート絶縁膜に注入も
しくは捕獲され、半導体装置特性の経時変化を生じさせ
るホットキャリア効果という問題が顕著になりつつある
。このホットキャリア効果による半導体装置の信頼性向
上のためトランジスタ近傍の不純物濃度を制御すること
により高電界を緩和するＬＤＤ構造のトランジスタを備
えた半導体装置が用いられるようになってきた。
され、トランジスタの実効チャネル長も短くなってきた
。この微細化に伴って半導体装置内部に生じる高電界が
電子の離脱現象を引き起こし、そのときに発生する高エ
ネルギーをもった電子及び正孔がゲート絶縁膜に注入も
しくは捕獲され、半導体装置特性の経時変化を生じさせ
るホットキャリア効果という問題が顕著になりつつある
。このホットキャリア効果による半導体装置の信頼性向
上のためトランジスタ近傍の不純物濃度を制御すること
により高電界を緩和するＬＤＤ構造のトランジスタを備
えた半導体装置が用いられるようになってきた。
以下に、ＬＤＤ構造のトランジスタを備えた従来の半導
体装置の製造方法の一例について、第２図（ａｌ〜（ｈ
ｌに示した工程順断面図を参照して説明する。以下工程
順に説明する。
体装置の製造方法の一例について、第２図（ａｌ〜（ｈ
ｌに示した工程順断面図を参照して説明する。以下工程
順に説明する。
まず、第２図（ａｌのように、Ｐ型半導体基板１上に周
知の方法によりＬＯＣＯ３酸化膜２を形成する。
知の方法によりＬＯＣＯ３酸化膜２を形成する。
次に、第２図（ｂｌのように、Ｐ型半導体基板１を酸化
してゲート酸化膜３を形成し、ゲート酸化膜３上に多結
晶シリコンゲート４を形成する。
してゲート酸化膜３を形成し、ゲート酸化膜３上に多結
晶シリコンゲート４を形成する。
この後、第２図（Ｃ）のように、燐を例えば加速電圧５
０ＫｅＶ、注入量３ Ｘ １０１３／ａ／のイオン注入
を行いリン拡散層５を形成する。
０ＫｅＶ、注入量３ Ｘ １０１３／ａ／のイオン注入
を行いリン拡散層５を形成する。
ソノ上に、第２図（ｄｉのように、モノシランガスと酸
素を用いて常圧気相成長法により第１の酸化珪素膜６（
以下ＮＳＣ膜と呼ぶ）を堆積する。この後、例えばＣＨ
Ｆ３と０２ガスを用いたりアクティブイオンエツチング
技術によりＮＳＣ膜６をエツチングして多結晶シリコン
ゲート４の側壁にＮＳＣ膜６を残し、ＬＤＤサイドウオ
ールを形成する。
素を用いて常圧気相成長法により第１の酸化珪素膜６（
以下ＮＳＣ膜と呼ぶ）を堆積する。この後、例えばＣＨ
Ｆ３と０２ガスを用いたりアクティブイオンエツチング
技術によりＮＳＣ膜６をエツチングして多結晶シリコン
ゲート４の側壁にＮＳＣ膜６を残し、ＬＤＤサイドウオ
ールを形成する。
次に、第２図Ｔｅｌのように、砒素を、例えば、加速電
圧３０ Ｋ ｅ Ｖ、注入量２×１０＋５／ａＩｒのイ
オン注入を行い、砒素拡散層７を形成する。次に、窒素
ガス中で９００℃、３０分間の熱処理を行い上記燐と砒
素のイオン注入時に生じたＰ型半導体基板１の結晶欠陥
を消滅させる。
圧３０ Ｋ ｅ Ｖ、注入量２×１０＋５／ａＩｒのイ
オン注入を行い、砒素拡散層７を形成する。次に、窒素
ガス中で９００℃、３０分間の熱処理を行い上記燐と砒
素のイオン注入時に生じたＰ型半導体基板１の結晶欠陥
を消滅させる。
さらに、第２図（ｆ）のように、その上にモノシランガ
スと酸素を用いて常圧気相成長法により第２の酸化珪素
膜（ＮＳＣ膜）を堆積し層間絶縁膜９を形成し、ついで
、ホトレジストをマスクとして層間絶縁膜９をドライエ
ツチングし、所定の個所にコンタクト穴１０を形成する
。
スと酸素を用いて常圧気相成長法により第２の酸化珪素
膜（ＮＳＣ膜）を堆積し層間絶縁膜９を形成し、ついで
、ホトレジストをマスクとして層間絶縁膜９をドライエ
ツチングし、所定の個所にコンタクト穴１０を形成する
。
さらに、第２図（勅のように、層間絶縁膜９上に気相成
長法により第２の多結晶シリコン膜を堆積した後、フォ
トエツチング技術を用いて多結晶シリコン配線１１を形
成する。
長法により第２の多結晶シリコン膜を堆積した後、フォ
トエツチング技術を用いて多結晶シリコン配線１１を形
成する。
つづいて、第２図（ｈｌのように、その多結晶シリコン
配線１１上に気相成長法によりボロンリンガラス（ＢＰ
ＳＧ）膜１２を堆積し、９００℃、６０分の熱処理を施
し、ＢＰＳＧ膜１２膜層２平坦化を行い、次に、ホトレ
ジストをマスクにしてＢＰＳＧ膜１２膜層２絶縁膜９を
エツチングして所定の個所に第２のコンタクト穴１３を
形威し、その後、アルミニウム配線１４を形成してＭＯ
８型半導体装置が完成する。
配線１１上に気相成長法によりボロンリンガラス（ＢＰ
ＳＧ）膜１２を堆積し、９００℃、６０分の熱処理を施
し、ＢＰＳＧ膜１２膜層２平坦化を行い、次に、ホトレ
ジストをマスクにしてＢＰＳＧ膜１２膜層２絶縁膜９を
エツチングして所定の個所に第２のコンタクト穴１３を
形威し、その後、アルミニウム配線１４を形成してＭＯ
８型半導体装置が完成する。
発明が解決しようとする課題
しかしながら、上記従来の半導体装置の製造方法ではＬ
ＤＤサイドウオール形威形成、ＮＳＣ膜６を堆積し、リ
アクティブイオンエツチング技術によりＮＳＣ膜６をエ
ツチングして多結晶シリコンゲート４の側壁にサイドウ
オールを形成する。
ＤＤサイドウオール形威形成、ＮＳＣ膜６を堆積し、リ
アクティブイオンエツチング技術によりＮＳＣ膜６をエ
ツチングして多結晶シリコンゲート４の側壁にサイドウ
オールを形成する。
しかし、ＮＳＣ膜６は多結晶シリコンゲート４の上部に
オーバーハング形状に堆積し、多結晶シリコンゲート４
上に堆積する膜厚に対してその側壁に堆積する膜厚は５
０％程度と段差被覆性が悪く充分なサイドウオール幅が
得られない、その結果ゲート電極端での高電界を緩和す
るためのリン拡散層の幅も小さくなりトランジスタのホ
ットキャリア効果を抑制するという点で問題がある。ま
たＮＳＧ膜６４り膜質も劣り、電子のトラップ密度が５
×１０目０１−２程度と高くゲート電極端付近で発生し
たホットキャリアをトラップしゃすいためホットキャリ
ア効果を増大させるという問題もある。さらに、層間絶
縁膜はＮＳＣ膜９から構成されているがＮＳＣ膜９は膜
のピンホールも０．１個／ｄ程度と多く多結晶シリコン
ゲート４と多結晶シリコン配線１１の間の層間絶縁リー
クが起こりやすいという問題もある。
オーバーハング形状に堆積し、多結晶シリコンゲート４
上に堆積する膜厚に対してその側壁に堆積する膜厚は５
０％程度と段差被覆性が悪く充分なサイドウオール幅が
得られない、その結果ゲート電極端での高電界を緩和す
るためのリン拡散層の幅も小さくなりトランジスタのホ
ットキャリア効果を抑制するという点で問題がある。ま
たＮＳＧ膜６４り膜質も劣り、電子のトラップ密度が５
×１０目０１−２程度と高くゲート電極端付近で発生し
たホットキャリアをトラップしゃすいためホットキャリ
ア効果を増大させるという問題もある。さらに、層間絶
縁膜はＮＳＣ膜９から構成されているがＮＳＣ膜９は膜
のピンホールも０．１個／ｄ程度と多く多結晶シリコン
ゲート４と多結晶シリコン配線１１の間の層間絶縁リー
クが起こりやすいという問題もある。
本発明は上記従来の問題を解決するもので耐ホットキャ
リア特性および層間リーク特性にすぐれた信頼性の高い
半導体装置の製造方法を提供するものである。
リア特性および層間リーク特性にすぐれた信頼性の高い
半導体装置の製造方法を提供するものである。
課題を解決するための手段
本発明は、半導体基板上に酸化膜を形成する工程と、前
記酸化膜の所定領域に導電膜を形成する工程と、前記導
電膜をマスクにイオン注入する工程と、前記半導体基板
上に低温減圧ＣＶＤでＴＥＯＳ膜を形成する工程と、前
記ＴＥＯＳ膜をエツチングし前記導電膜の上面の前記Ｔ
ＥＯＳ膜を除去し前記導電膜の少なくとも上面を露出し
、かつ前記導電膜側壁にのみ前記ＴＥＯＳ膜を残存させ
る工程と、前記導電膜と前記導電膜側壁に残存したＴＥ
ＯＳ膜をマスクにイオン注入する工程と、前記半導体基
板を熱処理する工程と、前記導電膜の露出部分の表面を
酸化する工程を備えている。
記酸化膜の所定領域に導電膜を形成する工程と、前記導
電膜をマスクにイオン注入する工程と、前記半導体基板
上に低温減圧ＣＶＤでＴＥＯＳ膜を形成する工程と、前
記ＴＥＯＳ膜をエツチングし前記導電膜の上面の前記Ｔ
ＥＯＳ膜を除去し前記導電膜の少なくとも上面を露出し
、かつ前記導電膜側壁にのみ前記ＴＥＯＳ膜を残存させ
る工程と、前記導電膜と前記導電膜側壁に残存したＴＥ
ＯＳ膜をマスクにイオン注入する工程と、前記半導体基
板を熱処理する工程と、前記導電膜の露出部分の表面を
酸化する工程を備えている。
また、本発明は、半導体基板上に酸化膜を形成する工程
と、前記酸化膜の所定領域に導電膜を形成する工程と、
前記導電膜をマスクにイオン注入する工程と、前記半導
体基板上に低温減圧ＣＶＤでＴＥＯＳ膜を形成する工程
と、前記ＴＥＯＳ膜をエツチングし前記導電膜の上面の
前記ＴＥＯＳ膜を除去し前記導電膜の少なくとも上面を
露出しかつ前記導電膜側壁にのみ前記ＴＥＯＳ膜を残存
させる工程と、前記導電膜と前記導電膜側壁に残存した
ＴＥＯＳ膜をマスクにイオン注入する工程と、前記半導
体基板を熱処理する工程と、前記導電膜の露出部分の表
面を酸化する工程と、前記半導体基板上にＣＶＤで窒化
珪素膜を形成する工程と、前記窒化珪素膜上にＴＥＯＳ
酸化膜を形成する工程と、前記半導体基板を熱処理する
工程と、前記ＴＥＯＳ膜と窒化珪素膜の所定領域をエツ
チングしてコンタクトホールを形威する工程を備えてい
る。
と、前記酸化膜の所定領域に導電膜を形成する工程と、
前記導電膜をマスクにイオン注入する工程と、前記半導
体基板上に低温減圧ＣＶＤでＴＥＯＳ膜を形成する工程
と、前記ＴＥＯＳ膜をエツチングし前記導電膜の上面の
前記ＴＥＯＳ膜を除去し前記導電膜の少なくとも上面を
露出しかつ前記導電膜側壁にのみ前記ＴＥＯＳ膜を残存
させる工程と、前記導電膜と前記導電膜側壁に残存した
ＴＥＯＳ膜をマスクにイオン注入する工程と、前記半導
体基板を熱処理する工程と、前記導電膜の露出部分の表
面を酸化する工程と、前記半導体基板上にＣＶＤで窒化
珪素膜を形成する工程と、前記窒化珪素膜上にＴＥＯＳ
酸化膜を形成する工程と、前記半導体基板を熱処理する
工程と、前記ＴＥＯＳ膜と窒化珪素膜の所定領域をエツ
チングしてコンタクトホールを形威する工程を備えてい
る。
作用
上記構成ではＬＤＤサイドウオールに段差被覆性の良好
なＴＥＯ３酸化膜が用いられるので充分なサイドウオー
ル幅を得ることができ、電界を緩和するためのリン拡散
層の幅が大きくなる。さらに、ＴＥＯＳ酸化膜は膜質が
良くキャリアの電子トラップ密度が２ Ｘ Ｉ Ｑ−”
ｃａｒ以下とＮＳＣ膜の半分以下に抑制されるためホッ
トキャリア効果によるトランジスタ特性の劣化が改善さ
れる。また、層間絶縁膜が膜質の良好なピンホール密度
が０．０１個／ａｌ以下のＴＥＯＳ酸化膜と窒化珪素膜
の積層膜から構成されるため層間リークの問題も防止で
きる。
なＴＥＯ３酸化膜が用いられるので充分なサイドウオー
ル幅を得ることができ、電界を緩和するためのリン拡散
層の幅が大きくなる。さらに、ＴＥＯＳ酸化膜は膜質が
良くキャリアの電子トラップ密度が２ Ｘ Ｉ Ｑ−”
ｃａｒ以下とＮＳＣ膜の半分以下に抑制されるためホッ
トキャリア効果によるトランジスタ特性の劣化が改善さ
れる。また、層間絶縁膜が膜質の良好なピンホール密度
が０．０１個／ａｌ以下のＴＥＯＳ酸化膜と窒化珪素膜
の積層膜から構成されるため層間リークの問題も防止で
きる。
実施例
以下に、ＬＤＤ構造のトランジスタを備えた本発明のＭ
Ｏ８型半導体装置の製造方法について、第１図（ａ）〜
（ｈｌに示した工程順断面図を参照して、詳細に説明す
る。以下、工程順に説明する。
Ｏ８型半導体装置の製造方法について、第１図（ａ）〜
（ｈｌに示した工程順断面図を参照して、詳細に説明す
る。以下、工程順に説明する。
第１図ｔａ＋のように、Ｐ型半導体基板２１上に周知の
方法によりＬＯＧＯ３酸化膜２２を形成する。
方法によりＬＯＧＯ３酸化膜２２を形成する。
次に、第１図ｆｂｌのように、Ｐ型半導体基板２１を酸
化してゲート酸化膜２３を形成し、ゲート酸化膜２３上
に多結晶シリコンゲート２４を形成する。
化してゲート酸化膜２３を形成し、ゲート酸化膜２３上
に多結晶シリコンゲート２４を形成する。
この後、第１図ｆｃｌのように、例えば、加速電圧３０
ＫｅＶで注入量３Ｘ１０１３／ｃｄの条件で燐をイオン
注入し、リン拡散層２５を形成する。
ＫｅＶで注入量３Ｘ１０１３／ｃｄの条件で燐をイオン
注入し、リン拡散層２５を形成する。
次に、第１図（ｄｌのように、テトラエチルオルトシリ
ケートと酸素の混合ガスを用いて温度７１０℃、圧力Ｑ
、６Ｔｏｒｒの成長条件で減圧気相成長法により第１の
ＣＶＤ酸化珪素膜（ＴＥＯ５酸化膜）を形成する。
ケートと酸素の混合ガスを用いて温度７１０℃、圧力Ｑ
、６Ｔｏｒｒの成長条件で減圧気相成長法により第１の
ＣＶＤ酸化珪素膜（ＴＥＯ５酸化膜）を形成する。
この後、第１図ｔｅｌのように、例えばＣＨＦ３ と０
２ガスを用いたりアクティブイオンエツチング技術を用
いてＴＥＯ３酸化膜をエツチングして多結晶シリコンゲ
ート２４の側壁にサイドウオールを形威し、次に、砒素
を例えば加速電圧３０ＫｅＶで注入量２ Ｘ １０ ＋
５／ａｌのイオン注入を行い、砒素拡散層２７を形成し
、さらに、窒素ガス中で９００℃、３０分間の熱処理を
行い、上記燐と砒素のイオン注入時に生じたＰ型半導体
基板２１の結晶欠陥を消滅させる。
２ガスを用いたりアクティブイオンエツチング技術を用
いてＴＥＯ３酸化膜をエツチングして多結晶シリコンゲ
ート２４の側壁にサイドウオールを形威し、次に、砒素
を例えば加速電圧３０ＫｅＶで注入量２ Ｘ １０ ＋
５／ａｌのイオン注入を行い、砒素拡散層２７を形成し
、さらに、窒素ガス中で９００℃、３０分間の熱処理を
行い、上記燐と砒素のイオン注入時に生じたＰ型半導体
基板２１の結晶欠陥を消滅させる。
さらに、第１図ｆｆｌのように、酸素ガスと窒素ガスの
混合ガスにより多結晶シリコンゲート２４および半導体
基板２１の表面を膜厚４００人程皮酸化して酸化珪素膜
２８を形成し、その上に、ジクロルシランガスとアンモ
ニアガスとを用いて、温度７７０℃、圧力０．３Ｔｏｒ
ｒの成長条件で減圧気相成長法により、例えば膜厚２０
０人の窒化珪素膜２９を形成し、さらに、その上にテト
エチルオルトシリケートと酸素の混合ガスを用いて、温
度７１０℃、圧力０．６Ｔｏｒｒの成長条件で減圧気相
成長法により、例えば膜厚１５００人の第２のＴＥＯ５
酸化膜３０を形成する。次に、窒素ガス中で９００℃、
３０分間の熱処理を行いＴＥＯ３酸化膜３０をアニール
する。次に、ホトレジストをマスクとしてＴＥＯＳ酸化
膜３０と窒化珪素膜２９をドライエツチングし、所定の
箇所にコンタクト穴３１を形成する。
混合ガスにより多結晶シリコンゲート２４および半導体
基板２１の表面を膜厚４００人程皮酸化して酸化珪素膜
２８を形成し、その上に、ジクロルシランガスとアンモ
ニアガスとを用いて、温度７７０℃、圧力０．３Ｔｏｒ
ｒの成長条件で減圧気相成長法により、例えば膜厚２０
０人の窒化珪素膜２９を形成し、さらに、その上にテト
エチルオルトシリケートと酸素の混合ガスを用いて、温
度７１０℃、圧力０．６Ｔｏｒｒの成長条件で減圧気相
成長法により、例えば膜厚１５００人の第２のＴＥＯ５
酸化膜３０を形成する。次に、窒素ガス中で９００℃、
３０分間の熱処理を行いＴＥＯ３酸化膜３０をアニール
する。次に、ホトレジストをマスクとしてＴＥＯＳ酸化
膜３０と窒化珪素膜２９をドライエツチングし、所定の
箇所にコンタクト穴３１を形成する。
さらに、第１図１ｇｌのように、層間絶縁膜３０上に気
相成長法により第２の多結晶シリコン膜を堆積した後、
フォトエツチング技術を用いて多結晶シリコン配線３２
を形成する。
相成長法により第２の多結晶シリコン膜を堆積した後、
フォトエツチング技術を用いて多結晶シリコン配線３２
を形成する。
さらに、第１図（ｈ）のように、その多結晶シリコン配
線３２上に気相成長法によりボロンリンガラス（ＢＰＳ
Ｇ）膜３３を形成した後、９００℃。
線３２上に気相成長法によりボロンリンガラス（ＢＰＳ
Ｇ）膜３３を形成した後、９００℃。
６０分の熱処理を施しＢＰＳＧ膜３３膜層３平坦化を行
い、次に、ホトレジストをマスクにしてＢＰＳＧ膜３３
膜層３絶縁膜３０と窒化珪素膜２９をエツチングして所
定の箇所に第２のコンタクト穴３４を形成する。その後
アル、ミニラム配線３５を形成してＭＯ３型半導体装置
が完成する。
い、次に、ホトレジストをマスクにしてＢＰＳＧ膜３３
膜層３絶縁膜３０と窒化珪素膜２９をエツチングして所
定の箇所に第２のコンタクト穴３４を形成する。その後
アル、ミニラム配線３５を形成してＭＯ３型半導体装置
が完成する。
上記半導体装置の製造方法によれば、ＬＤＤサイドウオ
ール形成時に段差被覆性の良好なＴＥＯＳ酸化膜を用い
ているため、サイドウオール幅を充分得ることができ、
延いては、リン拡散層の幅が大きくなるため、ゲート電
極端付近の高電界を緩和してホットキャリア効果を抑制
する効果が得られる。また、サイドウオールには、形成
温度が７００℃以上で、電子トラップ密度が２ Ｘ １
０−”ａｔ以下とＮＳＣ膜の１７２以下と小さいＴＥＯ
Ｓ膜が用いられるため、ホットキャリア効果の抑制にさ
らに有効である。さらに、ＴＥＯＳ酸化膜はＮＳＧと比
較してＴＥＯＳ膜はピンホール密度が１／１０以下と緻
密であり、かつ層間膜の一部として耐圧１０ Ｍ Ｖ
／ ａｓ以上である窒化珪素膜が用いられるため、層間
リークの抑制の点でも有効である。以上のように本発明
によれば、耐ホツトキャリア特性および層間リーク特性
は大幅に改善可能である。
ール形成時に段差被覆性の良好なＴＥＯＳ酸化膜を用い
ているため、サイドウオール幅を充分得ることができ、
延いては、リン拡散層の幅が大きくなるため、ゲート電
極端付近の高電界を緩和してホットキャリア効果を抑制
する効果が得られる。また、サイドウオールには、形成
温度が７００℃以上で、電子トラップ密度が２ Ｘ １
０−”ａｔ以下とＮＳＣ膜の１７２以下と小さいＴＥＯ
Ｓ膜が用いられるため、ホットキャリア効果の抑制にさ
らに有効である。さらに、ＴＥＯＳ酸化膜はＮＳＧと比
較してＴＥＯＳ膜はピンホール密度が１／１０以下と緻
密であり、かつ層間膜の一部として耐圧１０ Ｍ Ｖ
／ ａｓ以上である窒化珪素膜が用いられるため、層間
リークの抑制の点でも有効である。以上のように本発明
によれば、耐ホツトキャリア特性および層間リーク特性
は大幅に改善可能である。
なお本実施例においてはゲート電極、配線に多結晶シリ
コンを用いたがこれは金属珪化物もしくは多結晶シリコ
ンと金属珪化物の積層膜、もしくはタングステン（Ｗ）
であっても同様の効果が期待できることは明らかである
。
コンを用いたがこれは金属珪化物もしくは多結晶シリコ
ンと金属珪化物の積層膜、もしくはタングステン（Ｗ）
であっても同様の効果が期待できることは明らかである
。
また、本実施例ではゲートサイドウオールを形成する前
にリンイオン注入を、サイドウオール形成後、砒素イオ
ン注入を実施したが、不純物元素の種類を問わず、同様
の効果が期待できることは明らかである。
にリンイオン注入を、サイドウオール形成後、砒素イオ
ン注入を実施したが、不純物元素の種類を問わず、同様
の効果が期待できることは明らかである。
さらに、窒化珪素膜の膜厚は５０−２０００人を用いる
。これは５０Å以上の膜厚では積層の層間絶縁膜として
絶縁耐圧が向上して行くことを確認している。さらに２
００λ以上になると内部の窒化珪素膜自身の応力が無視
できなくなり、応力によって膜にクラックが入ってしま
う。
。これは５０Å以上の膜厚では積層の層間絶縁膜として
絶縁耐圧が向上して行くことを確認している。さらに２
００λ以上になると内部の窒化珪素膜自身の応力が無視
できなくなり、応力によって膜にクラックが入ってしま
う。
第２の酸化珪素膜の膜厚は２００−１００００人が適当
であるが、やはり２００Å以上の膜厚では絶縁耐圧が向
上するが、あまり厚くすることは実用上適切ではない。
であるが、やはり２００Å以上の膜厚では絶縁耐圧が向
上するが、あまり厚くすることは実用上適切ではない。
発明の効果
以上のように、本発明によれば、耐ホツトキャリア特性
および層間リーク特性にすぐれた信頼性の高い半導体装
置が実現できる。
および層間リーク特性にすぐれた信頼性の高い半導体装
置が実現できる。
第１図は本発明の一実施例半導体装置の製造方法の工程
順断面図、第２図は従来の半導体装置の製造方法の工程
順断面図である。 ２１・・・・・・Ｐ型半導体基板、２２・・・・・・Ｌ
ＯＣＯ８酸化膜、２３・・・・・・ゲート酸化膜、２４
・・・・・・多結晶シリコンゲート、２５・・・・・・
リン拡散層、２６・・・・・・酸化珪素膜（ＴＥＯＳ酸
化膜）、２７・・・・・・砒素拡散層、２８・・・・・
・酸化珪素膜、２９・・・・・・窒化珪素膜、３０・・
・・・・ＴＥＯ５酸化膜、３１・・・・・・コンタクト
穴、３２・・・・・・多結晶シリコン配線、３３・・・
・・・ボロンリンガラス（Ｂ Ｐ Ｓ Ｇ） ＩＩＩ、
３４・・・・−・：７ンタクト穴、３５・・・・・・ア
ルミニウム配線。
順断面図、第２図は従来の半導体装置の製造方法の工程
順断面図である。 ２１・・・・・・Ｐ型半導体基板、２２・・・・・・Ｌ
ＯＣＯ８酸化膜、２３・・・・・・ゲート酸化膜、２４
・・・・・・多結晶シリコンゲート、２５・・・・・・
リン拡散層、２６・・・・・・酸化珪素膜（ＴＥＯＳ酸
化膜）、２７・・・・・・砒素拡散層、２８・・・・・
・酸化珪素膜、２９・・・・・・窒化珪素膜、３０・・
・・・・ＴＥＯ５酸化膜、３１・・・・・・コンタクト
穴、３２・・・・・・多結晶シリコン配線、３３・・・
・・・ボロンリンガラス（Ｂ Ｐ Ｓ Ｇ） ＩＩＩ、
３４・・・・−・：７ンタクト穴、３５・・・・・・ア
ルミニウム配線。
Claims (2)
- （１）半導体基板上に酸化膜を形成する工程と、前記酸
化膜の所定領域に導電膜を形成する工程と、前記導電膜
をマスクにイオン注入する工程と、前記半導体基板上に
低温減圧ＣＶＤでＴＥＯＳ膜を形成する工程と、前記Ｔ
ＥＯＳ膜をエッチングし前記導電膜の上面の前記ＴＥＯ
Ｓ膜を除去し前記導電膜の少なくとも上面を露出し、か
つ前記導電膜側壁にのみ前記ＴＥＯＳ膜を残存させる工
程と、前記導電膜と前記導電膜側壁に残存したＴＥＯＳ
膜をマスクにイオン注入する工程と、前記半導体基板を
熱処理する工程と、前記導電膜の露出部分の表面を酸化
する工程を備えたことを特徴とする半導体装置の製造方
法。 - （２）半導体基板上に酸化膜を形成する工程と、前記酸
化膜の所定領域に導電膜を形成する工程と、前記導電膜
をマスクにイオン注入する工程と、前記半導体基板上に
低温減圧ＣＶＤでＴＥＯＳ膜を形成する工程と、前記Ｔ
ＥＯＳ膜をエッチングし前記導電膜の上面の前記ＴＥＯ
Ｓ膜を除去し前記導電膜の少なくとも上面を露出し、か
つ前記導電膜側壁にのみ前記ＴＥＯＳ膜を残存させる工
程と、前記導電膜と前記導電膜側壁に残存したＴＥＯＳ
膜をマスクにイオン注入する工程と、前記半導体基板を
熱処理する工程と、前記導電膜の露出部分の表面を酸化
する工程と、前記半導体基板上にＣＶＤで窒化珪素膜を
形成する工程と、前記窒化珪素膜上にＴＥＯＳ酸化膜を
形成する工程と、前記半導体基板を熱処理する工程と、
前記ＴＥＯＳ膜と窒化珪素膜の所定領域をエッチングし
てコンタクトホールを形成する工程を備えたことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3433790A JPH03237728A (ja) | 1990-02-14 | 1990-02-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3433790A JPH03237728A (ja) | 1990-02-14 | 1990-02-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03237728A true JPH03237728A (ja) | 1991-10-23 |
Family
ID=12411331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3433790A Pending JPH03237728A (ja) | 1990-02-14 | 1990-02-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03237728A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6336569A (ja) * | 1986-07-30 | 1988-02-17 | Nec Corp | 半導体装置 |
| JPH01245559A (ja) * | 1988-03-28 | 1989-09-29 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1990
- 1990-02-14 JP JP3433790A patent/JPH03237728A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6336569A (ja) * | 1986-07-30 | 1988-02-17 | Nec Corp | 半導体装置 |
| JPH01245559A (ja) * | 1988-03-28 | 1989-09-29 | Fujitsu Ltd | 半導体装置の製造方法 |
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