JPS6336569A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6336569A JPS6336569A JP18035886A JP18035886A JPS6336569A JP S6336569 A JPS6336569 A JP S6336569A JP 18035886 A JP18035886 A JP 18035886A JP 18035886 A JP18035886 A JP 18035886A JP S6336569 A JPS6336569 A JP S6336569A
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Landscapes
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に放射線環境下で安定に
動作する絶縁ゲート型電界効果トランジスタを3む半導
体装置に関する。
動作する絶縁ゲート型電界効果トランジスタを3む半導
体装置に関する。
現在、シリコン等を半導体基板材料とした半導体装置は
、絶縁ゲート型電界効果トランジスタ(以降MIS
FETと称す)を含む種類のものが非常に多い。
、絶縁ゲート型電界効果トランジスタ(以降MIS
FETと称す)を含む種類のものが非常に多い。
このような半導体装置では、MIS FETは勿論素
子領域同士を絶縁分離するフィールド領域等もM I
S構造になっている場合がある。
子領域同士を絶縁分離するフィールド領域等もM I
S構造になっている場合がある。
従来、MIS構造の絶縁物には、半導体基板の材料がシ
リコンの場合には、半導体基板表面を熱酸化することに
より得られたシリコン酸化膜(以下単に5i02膜と称
す)が広く用いられている。
リコンの場合には、半導体基板表面を熱酸化することに
より得られたシリコン酸化膜(以下単に5i02膜と称
す)が広く用いられている。
これは、この方法が比較的簡単にクリーンな界面を有す
る良質の絶縁膜を得ることができ、しがもその電気的特
性も良好であるという理由による。
る良質の絶縁膜を得ることができ、しがもその電気的特
性も良好であるという理由による。
近年、各種人工衛星の実用化等に伴い、放射線環境下で
も安定に動作する半導体装置が要求されている。
も安定に動作する半導体装置が要求されている。
しかし、上述した従来の半導体装置は、絶縁物として熱
酸化したSiO□膜を用いたMIS FETで構成さ
れているので、放射線環境下で動作させると、その特性
が吸収線量の増大につれて劣化するという欠点がある。
酸化したSiO□膜を用いたMIS FETで構成さ
れているので、放射線環境下で動作させると、その特性
が吸収線量の増大につれて劣化するという欠点がある。
この原因は、これまでに行なわれた各方面の研究から、
5i02/Si構造部分の電気的特性変化に起因するこ
とがわかっており、主として、<1)SiO2膜中の正
電荷の形成、及び(2)Si02/Si界面準位の形成
によってもたらされるとされている。
5i02/Si構造部分の電気的特性変化に起因するこ
とがわかっており、主として、<1)SiO2膜中の正
電荷の形成、及び(2)Si02/Si界面準位の形成
によってもたらされるとされている。
本発明の目的は、放射線環境下において、5i02/S
i構造部分の電気的特性変化に起因するデバイス特性の
劣化を抑制することができる高集積度を有する半導体装
置を提供することにある。
i構造部分の電気的特性変化に起因するデバイス特性の
劣化を抑制することができる高集積度を有する半導体装
置を提供することにある。
本発明の半導体装置は、半導体基板に形成された電界効
果トランジスタを有する半導体装置において、前記電界
効果トランジスタのゲート絶縁膜がテストエチルオルト
珪酸を用いて成長した酸化膜を含んでなる。
果トランジスタを有する半導体装置において、前記電界
効果トランジスタのゲート絶縁膜がテストエチルオルト
珪酸を用いて成長した酸化膜を含んでなる。
以下、本発明の実施例について図面を参照して説明する
。
。
第1図は本発明の第1実施例の断面図である。
この実施例は、P型のシリコン基板1の上にテトラエチ
ルオルト珪酸を用いて成長した酸化膜(以降TE01膜
と称す)3を介して、多結晶シリコン膜のゲート4が配
置され、n+拡散層のソース5とドレイン6とで構成さ
れるMIS FETを含む半導体装置を示している。
ルオルト珪酸を用いて成長した酸化膜(以降TE01膜
と称す)3を介して、多結晶シリコン膜のゲート4が配
置され、n+拡散層のソース5とドレイン6とで構成さ
れるMIS FETを含む半導体装置を示している。
第2図は本発明の第2の実施例の断面図である。
この実施例では、P型のシリコン基板1′の上にSiO
2膜の絶縁膜3″及びTEO3膜3′を設け、絶縁膜3
″とTEO3膜3′とを介してリンドープした多結晶シ
リコン膜のゲート4′及び接地電極4“とを設け、更に
n+拡散層のソース5’、5”及びドレイン6′をシリ
コン基板1′表面に設けている。ここで、絶縁膜3″と
TEO3II5!3 ’は、ソース5′、ドレイン6′
及びゲート4′とで構成されるMIS FETのゲー
ト絶縁膜でありその下のシリコン基板1′表面がチャネ
ル領域となる。一方、接地電極7′は、その下の絶縁膜
3a″及びTEO3膜3a′とシリコン基板1′とでM
ISを構成することによって表面電位の関係でシリコン
基板1′の表面に寄生のチャネル領域が出来ないように
して素子分離領域を構成している。
2膜の絶縁膜3″及びTEO3膜3′を設け、絶縁膜3
″とTEO3膜3′とを介してリンドープした多結晶シ
リコン膜のゲート4′及び接地電極4“とを設け、更に
n+拡散層のソース5’、5”及びドレイン6′をシリ
コン基板1′表面に設けている。ここで、絶縁膜3″と
TEO3II5!3 ’は、ソース5′、ドレイン6′
及びゲート4′とで構成されるMIS FETのゲー
ト絶縁膜でありその下のシリコン基板1′表面がチャネ
ル領域となる。一方、接地電極7′は、その下の絶縁膜
3a″及びTEO3膜3a′とシリコン基板1′とでM
ISを構成することによって表面電位の関係でシリコン
基板1′の表面に寄生のチャネル領域が出来ないように
して素子分離領域を構成している。
上記のTE01膜は、熱酸化SiO□膜に比べて、膜中
に含まれる再結合中心が多いため、入射した電雛性放射
線によって生じた電子−正孔の再結合が促進され、酸化
膜中のトラップに捕獲される正電荷の量を大きく減らす
ことが可能となる。
に含まれる再結合中心が多いため、入射した電雛性放射
線によって生じた電子−正孔の再結合が促進され、酸化
膜中のトラップに捕獲される正電荷の量を大きく減らす
ことが可能となる。
又、TE01膜は従来のシラン系ガスを用いた気相化学
成長法により堆積した酸化膜に比べ、薄膜の成長膜厚の
制御が良好であるので、熱酸化によらずにMIS F
ETのゲート絶縁膜を形成できる。
成長法により堆積した酸化膜に比べ、薄膜の成長膜厚の
制御が良好であるので、熱酸化によらずにMIS F
ETのゲート絶縁膜を形成できる。
第3図(a)〜(f)は本発明の半導体装置の製造方法
を説明するための工程順に示した半導体チップの断面図
である。
を説明するための工程順に示した半導体チップの断面図
である。
先ず、第3図(a>に示すように、P型のシリコン基板
1を熱酸化することにより、シリコン基板1表面にS
i 02膜の絶縁膜2aを形成し、さらに絶縁膜2bと
して窒化膜を形成する。
1を熱酸化することにより、シリコン基板1表面にS
i 02膜の絶縁膜2aを形成し、さらに絶縁膜2bと
して窒化膜を形成する。
次に、第3(b)に示すように、素子領域となる部分を
覆うホトレジスト膜10を所定のパターンで形成し、通
常の反応性イオンエツチング法により、ホトレジスト膜
10をマスクとして、絶縁膜2b及び2aの窒化膜及び
5i02膜をエツチングする。
覆うホトレジスト膜10を所定のパターンで形成し、通
常の反応性イオンエツチング法により、ホトレジスト膜
10をマスクとして、絶縁膜2b及び2aの窒化膜及び
5i02膜をエツチングする。
次に、第3図(C)に示すように、ホトレジスト膜10
を除去した後に、残存する絶縁膜2bを耐酸化マスクと
して、シリコン基板1を熱酸化し、素子分離用の絶縁膜
2となる5i02膜を形成する。
を除去した後に、残存する絶縁膜2bを耐酸化マスクと
して、シリコン基板1を熱酸化し、素子分離用の絶縁膜
2となる5i02膜を形成する。
その後、絶縁膜2b及び2aの窒化膜及びSiO□膜を
除去した後、第3図(d)に示すように、基板表面上に
CVD法によりTEO3膜3を被着し、更にリンドープ
した多結晶シリコン膜4aを成長した後、ホトレジスト
膜11を所定のパターンで形成する。
除去した後、第3図(d)に示すように、基板表面上に
CVD法によりTEO3膜3を被着し、更にリンドープ
した多結晶シリコン膜4aを成長した後、ホトレジスト
膜11を所定のパターンで形成する。
次に、第3図(e)に示すように、ホIへレジスト膜1
1をマスクとして、多結晶シリコン膜4aをエツチング
してゲート4を形成した後、ホI−レ′ シスト膜11
を除去する。そして、多結晶シリコン膜のゲート4及び
素子分離用の絶縁膜2をマスクとして砒素をイオン注入
してn+領領域ソース5及びドレイン6をシリコン基板
lの表面に形成する。
1をマスクとして、多結晶シリコン膜4aをエツチング
してゲート4を形成した後、ホI−レ′ シスト膜11
を除去する。そして、多結晶シリコン膜のゲート4及び
素子分離用の絶縁膜2をマスクとして砒素をイオン注入
してn+領領域ソース5及びドレイン6をシリコン基板
lの表面に形成する。
最後に、第3図(f >に示すように、通常の工程によ
って絶縁膜7、ソース及びドレイン電極8a、8b並び
に絶縁膜9を形成すれば、本発明の第1の実施例のMI
S FETを含む半導体装置が得られる。
って絶縁膜7、ソース及びドレイン電極8a、8b並び
に絶縁膜9を形成すれば、本発明の第1の実施例のMI
S FETを含む半導体装置が得られる。
以上説明したように本発明は、TE01膜を含む絶縁膜
をMIS FETのゲート絶縁膜あるいは素子分離領
域に用いる絶縁膜に用いることにより、放射線環境下で
の電気的特性の劣化を制御することが可能となり、従っ
て、放射線環境下でも高い信頼性をもつ高集積度の半導
体装置を得ることができるとうい効果がある。
をMIS FETのゲート絶縁膜あるいは素子分離領
域に用いる絶縁膜に用いることにより、放射線環境下で
の電気的特性の劣化を制御することが可能となり、従っ
て、放射線環境下でも高い信頼性をもつ高集積度の半導
体装置を得ることができるとうい効果がある。
第1図は本発明の第1の実施例の断面図、第2図は本発
明の第2の実施例の断面図、第3図(a)〜(f)は本
発明の半導体装置の製造方法の一実施例を説明するため
の工程順に示した半導体チップの断面図である。 1.1′・・・シリコン基板、2.2a、2b・・・絶
縁膜、3.3′、3a、3a′−TE01膜、3”、3
a”・・・絶縁膜、4.4′・・・ゲート、4″・・・
接地電極、4a・・・多結晶シリコン膜、5.5′。 5″・・・ソース、6.6′・・・トレイン、7.7′
・・・絶縁膜、8a、8a′・・−ソース電極、8b、
8b′・・・ドレイン電極、9・・・絶縁膜、10,1
.1・・・ホI・レジスト膜。 代理人 弁理士 内 原 晋G第1図 第 Z 凹 ’za 、 ’z b絶縁用「 44夛箱晶シリコン
B炙fO,N 水トレン゛スト腿 1図
明の第2の実施例の断面図、第3図(a)〜(f)は本
発明の半導体装置の製造方法の一実施例を説明するため
の工程順に示した半導体チップの断面図である。 1.1′・・・シリコン基板、2.2a、2b・・・絶
縁膜、3.3′、3a、3a′−TE01膜、3”、3
a”・・・絶縁膜、4.4′・・・ゲート、4″・・・
接地電極、4a・・・多結晶シリコン膜、5.5′。 5″・・・ソース、6.6′・・・トレイン、7.7′
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8b′・・・ドレイン電極、9・・・絶縁膜、10,1
.1・・・ホI・レジスト膜。 代理人 弁理士 内 原 晋G第1図 第 Z 凹 ’za 、 ’z b絶縁用「 44夛箱晶シリコン
B炙fO,N 水トレン゛スト腿 1図
Claims (1)
- 半導体基板に形成された電界効果トランジスタを有する
半導体装置において、少くとも前記電界効果トランジス
タのゲート絶縁膜がテトラエチルオルト珪酸を用いて成
長した酸化膜を含むことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61180358A JPH063809B2 (ja) | 1986-07-30 | 1986-07-30 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61180358A JPH063809B2 (ja) | 1986-07-30 | 1986-07-30 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6336569A true JPS6336569A (ja) | 1988-02-17 |
JPH063809B2 JPH063809B2 (ja) | 1994-01-12 |
Family
ID=16081845
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61180358A Expired - Lifetime JPH063809B2 (ja) | 1986-07-30 | 1986-07-30 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH063809B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4984056A (en) * | 1989-10-13 | 1991-01-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device |
JPH03154378A (ja) * | 1989-11-10 | 1991-07-02 | Toshiba Micro Electron Kk | 耐放射線半導体装置の製造方法 |
JPH03237728A (ja) * | 1990-02-14 | 1991-10-23 | Matsushita Electron Corp | 半導体装置の製造方法 |
EP1026753A2 (en) * | 1999-02-01 | 2000-08-09 | Lucent Technologies Inc. | Device and method for storing information |
JP2010007368A (ja) * | 2008-06-27 | 2010-01-14 | Hitachi Constr Mach Co Ltd | 建設機械 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4855675A (ja) * | 1971-11-12 | 1973-08-04 |
-
1986
- 1986-07-30 JP JP61180358A patent/JPH063809B2/ja not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4855675A (ja) * | 1971-11-12 | 1973-08-04 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4984056A (en) * | 1989-10-13 | 1991-01-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device |
JPH03154378A (ja) * | 1989-11-10 | 1991-07-02 | Toshiba Micro Electron Kk | 耐放射線半導体装置の製造方法 |
JPH03237728A (ja) * | 1990-02-14 | 1991-10-23 | Matsushita Electron Corp | 半導体装置の製造方法 |
EP1026753A2 (en) * | 1999-02-01 | 2000-08-09 | Lucent Technologies Inc. | Device and method for storing information |
EP1026753A3 (en) * | 1999-02-01 | 2002-02-27 | Lucent Technologies Inc. | Device and method for storing information |
JP2010007368A (ja) * | 2008-06-27 | 2010-01-14 | Hitachi Constr Mach Co Ltd | 建設機械 |
Also Published As
Publication number | Publication date |
---|---|
JPH063809B2 (ja) | 1994-01-12 |
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