JPH03236244A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH03236244A
JPH03236244A JP2034180A JP3418090A JPH03236244A JP H03236244 A JPH03236244 A JP H03236244A JP 2034180 A JP2034180 A JP 2034180A JP 3418090 A JP3418090 A JP 3418090A JP H03236244 A JPH03236244 A JP H03236244A
Authority
JP
Japan
Prior art keywords
substrate
chip
glass epoxy
wall surface
sealant
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2034180A
Other languages
English (en)
Inventor
Keisuke Araki
荒木　計介
Makoto Kasai
誠 笠井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu VLSI Ltd
Fujitsu Ltd
Original Assignee
Fujitsu VLSI Ltd
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu VLSI Ltd, Fujitsu Ltd filed Critical Fujitsu VLSI Ltd
Priority to JP2034180A priority Critical patent/JPH03236244A/ja
Publication of JPH03236244A publication Critical patent/JPH03236244A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 半導体装置に係り、詳しくはチップオンボード（ＣＯＢ
）用基板の構造に関し、 基板にＩＣチップを搭載する際、収容凹部の壁面から発
生するガスを阻止して封止剤による完全な封止を行うこ
とができる半導体装置を提供することを目的とし、 ＩＣチップを収容配置する収容凹部を有し多層に接着さ
れた基板において、少なくともその収容凹部の壁面の接
着部分にシールド部を設けて構成した。
［産業上の利用分野コ 本発明は半導体装置に係り、詳しくはチップオンボード
（ＣＯＢ）用基板の構造に関するものである。
近年、ＣＯＢ用基板基板ＩＣチップを封止する封止剤中
へのガス混入を阻止することが要求されており、そのた
め基板からのガスの１発生をなくす必要がある。
［従来の技術］ 従来、ＣＯＢ用基板基板Ｃチップを搭載する際、チップ
搭載後における基板の薄型化を図るため、ＩＣチップを
収容配置するための収容凹部を形成したものがある。即
ち、第４図に示すように基板１１は、それぞれ配線が施
された複数枚のガラスエポキシ基板１２を接着剤により
貼り合わせて形成され、その一部に収容凹部１３が形成
されている。そして、この基板１１へのＩＣチップ１４
の搭載は、ＩＣチップ１４を収容凹部１３内に収容して
接着剤により収容凹部１３底面に固定した後、ワイヤボ
ンディングを行ってＩＣチップ１４と基板ｌｌ上に形成
されている配線とをワイヤ１５により接続する。この後
、収容凹部１３全体を覆うようにエポキシ樹脂等の封止
剤１６を配置し、封止剤１６を高温に加熱することによ
り固化させるようになっている。
［発明が解決しようとする課題］ ところが、上記従来の基板１１は封止剤１６を固化させ
るために加熱すると、収容凹部１３の壁面を構成するガ
ラスエポキシ基板１２の端面１２ａ及び各ガラスエポキ
シ基板１２の接着部分（接着剤）Ａからガスが発生し、
このガスか封止剤１６中に混入して完全な封止を行うこ
とができないという問題点があった。
本発明は上記問題点を解決するためになされたものであ
って、その目的は基板にＩＣチップを搭載する際、収容
凹部の壁面から発生するガスを阻止して封止剤による完
全な封止を行うことができる半導体装置を提供すること
にある。
［課題を解決するための手段］ 本発明は上記目的を達成するため、ＩＣチップを収容配
置する収容凹部１３を有し多層に接着された基板１１に
おいて、少なくともその収容凹部１３の壁面１２ａの接
着部分にシールド部１７を設けた。
［作用］ 収容凹部１３にＩＣチップが収容配置されワイヤボンデ
ィングされた後、封止剤にて固定される際、その加熱時
に収容凹部１３の壁面１２ａから発生するガスがシール
ド部１７にて阻止される。
その結果、封止剤中にガスが混入しない。
［実施例コ 以下、本発明を具体化した一実施例を第１，２図に従っ
て説明する。尚、第４図と同様の構成については同一の
符号を付して説明を一部省略する。
第１図に示すように基板１１の収容凹部１３は、チップ
搭載側の２枚のガラスエポキシ基板１２の所定位置に穴
を形成した後、穴が形成されていない２枚のガラスエポ
キシ基板１２と共に接着剤により貼り合わせることによ
り形成されている。尚、収容凹部１３は４枚のガラスエ
ポキシ基板１２を貼り合わせた後、ルータ−加工により
形成してもよい。
そして、収容凹部１３の壁面を構成するガラスエポキシ
基板１２の端面１２ａ及び各ガラスエポキシ基板１２の
接着部分（接着剤）Ａを覆うように金属よりなるシール
ド部１７が形成されている。
同シールド部１７は無電界メツキにより形成されている
。シールド部１７に使用する金属は非導電性、導電性の
どちらでもよく、導電性金属の場合にはアースとして使
用することが可能である。
そして、この基板１１へのＩＣチップ１４の搭載は、第
２図に示すように、収容凹部１３内へのＩＣチップ１４
の固定及びワイヤボンディング処理を行った後、収容凹
部１３全体を覆うようにエポキシ樹脂等の封止剤１６を
配置し、封止剤１６を高温に加熱して固化させることに
より行われる。
この加熱時において、収容凹部１３の壁面を構成するガ
ラスエポキシ基板１２の端面１２ａ及び各ガラスエポキ
シ基板１２の接着部分（接着剤）Ａからガスが発生する
が、このガスはシールド部１７により阻止されるので、
封止剤１６中へのガスの混入が防止される。この結果、
ＩＣチップ１４を封止剤１６により完全に封止すること
ができる。
第３図は本発明の別の実施例を示し、基板１１の収容凹
部１３の壁面のみならず底面にもシールド部１７を設け
ており、前記実施例と同様の作用、効果がある。
尚、本実施例ではシールド部１７を無電界メツキにより
形成したが、金属蒸着、スパッタリング等により形成し
てもよい。
又、シールド部１７としては封止剤１６の加熱時にガラ
スエポキシ基板１２の端面１２ａ又はその接着部分Ａか
ら発生するガスを阻止できるものであればよく、例えば
収容凹部１３に密接状態で嵌合する予め成形されたキャ
ップ金具としてもよい。
［発明の効果］ 以上詳述したように、本発明によれば基板にＩＣチップ
を搭載する際、収容凹部の壁面から発生するガスを阻止
して封止剤による完全な封止を行うことができる優れた
効果がある。
第４図は従来の基板を示す断面図である。
図において、 １１は基板、 １２ａは壁面を構成する端面、 １３は収容凹部、 １７はシールド部である。
【図面の簡単な説明】
第１図は本発明を具体化した一実施例における基板を示
す要部断面図、 第２図はＩＣチップ搭載後における基板を示す要部断面
図、 第３図は別個の基板を示す要部断面図、第１図 本発明を具体化した一実施例における基板を示す要部断
面図第３図 別個の基板を示す要部断面図 ｊ 第２図 ＩｃチップＦＭ電管替１乙ける基板を示す要部断面図往
来の基＠各示す断面図

Claims (1)

    【特許請求の範囲】
  1. ＩＣチップを収容配置する収容凹部（１３）を有し多層
    に接着された基板（１１）において、少なくともその収
    容凹部（１３）の壁面（１２ａ）の接着部分にシールド
    部（１７）を設けたことを特徴とする半導体装置。
JP2034180A 1990-02-14 1990-02-14 半導体装置 Pending JPH03236244A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2034180A JPH03236244A (ja) 1990-02-14 1990-02-14 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2034180A JPH03236244A (ja) 1990-02-14 1990-02-14 半導体装置

Publications (1)

Publication Number Publication Date
JPH03236244A true JPH03236244A (ja) 1991-10-22

Family

ID=12407008

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2034180A Pending JPH03236244A (ja) 1990-02-14 1990-02-14 半導体装置

Country Status (1)

Country Link
JP (1) JPH03236244A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210153064A (ko) 2019-03-22 2021-12-16 쇼조 히라야마 광 점묘식 디스플레이 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210153064A (ko) 2019-03-22 2021-12-16 쇼조 히라야마 광 점묘식 디스플레이 장치

Similar Documents

Publication Publication Date Title
US4147889A (en) Chip carrier
JP4437919B2 (ja) 電子部品パッケージ用ｅｍｉ遮蔽
US7552532B2 (en) Method for hermetically encapsulating a component
US6195260B1 (en) Flexible printed circuit board unit having electronic parts mounted thereon
JP2003168758A (ja) 半導体装置
KR930024140A (ko) 반도체장치 및 그 제조방법
US5187642A (en) Lightweight sealed circuit board assembly
JP2002033429A (ja) 半導体装置
JP3108107B2 (ja) 弾性表面波により作動する部品
JPH03236244A (ja) 半導体装置
JPH05206308A (ja) 表面実装部品
JP2000031308A (ja) 半導体コンポ―ネントおよび半導体素子の結合方法
JPS6344745A (ja) 電子部品搭載用基板
JPH06112674A (ja) 電子部品搭載装置用のヒートシンク
JP2757570B2 (ja) 金属基板の実装構造
JPS63144550A (ja) 光デジタルリンクモジユ−ル
JPS63190363A (ja) パワ−パツケ−ジ
JPS62108545A (ja) プリント基板型パッケ−ジ
JPH08130272A (ja) 半導体集積回路装置
JPS6239036A (ja) ハイブリツドｉｃ
JPH06163810A (ja) ハイブリッドｉｃ面実装用リードブロック
JPH06132445A (ja) 電子部品のパッケージ
US6822868B2 (en) Heat sink with integrated electronics
JPH01179439A (ja) 樹脂封止形半導体装置
JPH0619201Y2 (ja) マイクロ波装置用パツケ−ジ