JPH03227065A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03227065A JPH03227065A JP2318090A JP2318090A JPH03227065A JP H03227065 A JPH03227065 A JP H03227065A JP 2318090 A JP2318090 A JP 2318090A JP 2318090 A JP2318090 A JP 2318090A JP H03227065 A JPH03227065 A JP H03227065A
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- insulating film
- contact
- etching
- diffusion layer
- mos transistors
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- Pending
Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、シリコン基板に形成された対向するＭＯＳ）
ランジスタのソース・ドレイン部のコンタクトを形成す
る工程をそなえた半導体装置の製造方法に関するもので
ある。
ランジスタのソース・ドレイン部のコンタクトを形成す
る工程をそなえた半導体装置の製造方法に関するもので
ある。
従来の技術
第２図に従来の技術を説明するための素子断面図を示す
。
。
半導体基板１の所定領域に選択的に厚い酸化膜（ＬＯＧ
Ｏ３）２を形成する。この後、半導体基板１の表面にゲ
ート絶縁膜３を形成する。次に、ゲート酸化膜３上にゲ
ート電極であるポリシリコン電極４を形成する。この後
、ポリシリコン電極４をマスクにイオン注入によってド
レインまたはソースとなるｎ＋拡散層５が形成される。
Ｏ３）２を形成する。この後、半導体基板１の表面にゲ
ート絶縁膜３を形成する。次に、ゲート酸化膜３上にゲ
ート電極であるポリシリコン電極４を形成する。この後
、ポリシリコン電極４をマスクにイオン注入によってド
レインまたはソースとなるｎ＋拡散層５が形成される。
次に、半導体基板１の表面に層間絶縁膜６を形成し、ド
レインまたはソースになる拡散層領域の一部の層間絶縁
膜６をエツチング除去し、コンタクトホール７を形成す
る。この後、配線であるアルミニウムーシリコンの合金
膜（Ａ、ｊ’−８ｉ） ８を堆積し、コンタクトホール
７を埋めるとともに他の素子と接続される。
レインまたはソースになる拡散層領域の一部の層間絶縁
膜６をエツチング除去し、コンタクトホール７を形成す
る。この後、配線であるアルミニウムーシリコンの合金
膜（Ａ、ｊ’−８ｉ） ８を堆積し、コンタクトホール
７を埋めるとともに他の素子と接続される。
発明が解決しようとする課題
素子の微細化が進むにつれて、コンタクトホール１０の
面積を小さくする必要性があるが、コンタクトホール１
０の面積が小さくなるに伴い、コンタクト抵抗が大きく
なるため、フォトリングラフィ技術の限界近くまではコ
ンタクトホール１０を小さくできない。また、フォトリ
ングラフィ技術の限界近くでコンタクトホール１０を形
成する場合、コンタクト形成のマージン（下地層間絶縁
膜５の平坦性の差に伴うコンタクト形成の良否及びコン
タクト寸法シフト等）が小さい。
面積を小さくする必要性があるが、コンタクトホール１
０の面積が小さくなるに伴い、コンタクト抵抗が大きく
なるため、フォトリングラフィ技術の限界近くまではコ
ンタクトホール１０を小さくできない。また、フォトリ
ングラフィ技術の限界近くでコンタクトホール１０を形
成する場合、コンタクト形成のマージン（下地層間絶縁
膜５の平坦性の差に伴うコンタクト形成の良否及びコン
タクト寸法シフト等）が小さい。
課題を解決するための手段
そこで上記問題点を解決するために、本発明は、ＢＯＸ
法で形成した分離領域を有する隣接するＭＯＳトランジ
スタのソースまたはドレイン領域のコンタクトを形成す
るに際し、素子分離領域を含んで隣接するＭＯＳトラン
ジスタのソースまたはドレイン領域のコンタクトを１つ
のコンタクトホール形成後、シリコントレンチエツチン
グを深さがＢＯＸ法で形成した素子分離深さより浅く形
成し、その後コンタクトトレンチホールの側壁に傾斜角
の大きなイオン注入機を用いてソースまたはドレイン領
域の継ぎのための拡散層を形成してコンタクトホールを
形成スる。
法で形成した分離領域を有する隣接するＭＯＳトランジ
スタのソースまたはドレイン領域のコンタクトを形成す
るに際し、素子分離領域を含んで隣接するＭＯＳトラン
ジスタのソースまたはドレイン領域のコンタクトを１つ
のコンタクトホール形成後、シリコントレンチエツチン
グを深さがＢＯＸ法で形成した素子分離深さより浅く形
成し、その後コンタクトトレンチホールの側壁に傾斜角
の大きなイオン注入機を用いてソースまたはドレイン領
域の継ぎのための拡散層を形成してコンタクトホールを
形成スる。
作用
本発明によって拡散層領域のコンタクトを形成すること
により、コンタクトホール径は小さいがコンタクト面積
は大きいため、コンタクト抵抗は大きくならない。また
、フォトリソグラフィ技術の限界より小さいコンタクト
径を有するコンタクトを形成することも可能となる。し
たがって、素子の微細化に伴うコンタクト抵抗の増大お
よびコンタクト径の縮小限界を妨げるため、より一層素
子の微細化を可能とする。
により、コンタクトホール径は小さいがコンタクト面積
は大きいため、コンタクト抵抗は大きくならない。また
、フォトリソグラフィ技術の限界より小さいコンタクト
径を有するコンタクトを形成することも可能となる。し
たがって、素子の微細化に伴うコンタクト抵抗の増大お
よびコンタクト径の縮小限界を妨げるため、より一層素
子の微細化を可能とする。
実施例
以下に、本発明の一実施例を、図面を用いて詳細に説明
する。第１図ｆａｌ〜（ｄ）は、本発明実施例の工程順
断面図を示している。
する。第１図ｆａｌ〜（ｄ）は、本発明実施例の工程順
断面図を示している。
第１図（ａｌに示すように、シリコン基板１にＢＯＸ法
で形成した深さ２μｍの素子分離９を有する対向するＭ
ＯＳ）ランジスタ（ゲート絶縁膜３上のポリシリコン電
極４で形成しであるゲートとイオン注入法で形成したｎ
＋拡散層５のソースまたはドレイン領域からなる。）に
、ＣＶＤ法を用いて層間絶縁膜（たとえばＰＳＧ膜）６
を約８０００人堆積させる。その後、層間絶縁膜６のリ
フローを行い、第１図（ｂｌに示すように、素子分離９
を含んで隣接するＭＯＳトランジスタのソースまたはド
レインコンタクトをレジストマスク１０により形成後、
ドライエツチング法を用いて、層間絶縁膜５をエツチン
グした後、異方性が高くかつＳｉと５ｉ０２の選択比の
大きなエツチング条件によりシリコントレンチエツチン
グを深さ約１．５μｍまで行う。次に、レジストマスク
１０を除去した後、第１図（Ｃ１に示すように、傾斜角
の大きなイオン注入機を用いて、トレンチコンタクトホ
ールの側壁および底部に均一にＡｓ”を５ Ｘ １０１
５ａｎ−２程度注入してｎ＋拡散層１１を形成する。そ
の後、第１図（ｄｉに示すように、Ａｊ！−８ｉ（１％
）８をバイアススパッタ法を用いて約１．５μｍ堆積さ
せることによりトレンチコンタクトホール内をＡｌ−５
ｉ（１％）で埋め込むことが可能となる。そして、フォ
トリソグラフィ技術限界寸法近い寸法でＡＩ！配線８を
素子分離９上で分離させる。
で形成した深さ２μｍの素子分離９を有する対向するＭ
ＯＳ）ランジスタ（ゲート絶縁膜３上のポリシリコン電
極４で形成しであるゲートとイオン注入法で形成したｎ
＋拡散層５のソースまたはドレイン領域からなる。）に
、ＣＶＤ法を用いて層間絶縁膜（たとえばＰＳＧ膜）６
を約８０００人堆積させる。その後、層間絶縁膜６のリ
フローを行い、第１図（ｂｌに示すように、素子分離９
を含んで隣接するＭＯＳトランジスタのソースまたはド
レインコンタクトをレジストマスク１０により形成後、
ドライエツチング法を用いて、層間絶縁膜５をエツチン
グした後、異方性が高くかつＳｉと５ｉ０２の選択比の
大きなエツチング条件によりシリコントレンチエツチン
グを深さ約１．５μｍまで行う。次に、レジストマスク
１０を除去した後、第１図（Ｃ１に示すように、傾斜角
の大きなイオン注入機を用いて、トレンチコンタクトホ
ールの側壁および底部に均一にＡｓ”を５ Ｘ １０１
５ａｎ−２程度注入してｎ＋拡散層１１を形成する。そ
の後、第１図（ｄｉに示すように、Ａｊ！−８ｉ（１％
）８をバイアススパッタ法を用いて約１．５μｍ堆積さ
せることによりトレンチコンタクトホール内をＡｌ−５
ｉ（１％）で埋め込むことが可能となる。そして、フォ
トリソグラフィ技術限界寸法近い寸法でＡＩ！配線８を
素子分離９上で分離させる。
−例として、上記方法でコンタクト径が０．８μｍで深
さ１．５μｍのコンタクトを形成した場合でも、従来技
術で形成したコンタクト径１．２μｍと比較してみると
、コンタクト面積はほぼ等しく （約１６０５倍）なる
。
さ１．５μｍのコンタクトを形成した場合でも、従来技
術で形成したコンタクト径１．２μｍと比較してみると
、コンタクト面積はほぼ等しく （約１６０５倍）なる
。
発明の効果
本発明によれば、コンタクトホール形成をフォトリソグ
ラフィ技術限界近くまで小さく形成してもコンタクト抵
抗の増大を防ぐことが可能となる。また、コンタクト径
をフォトリソグラフィ技術限界以下の寸法で形成するこ
とも可能となる。
ラフィ技術限界近くまで小さく形成してもコンタクト抵
抗の増大を防ぐことが可能となる。また、コンタクト径
をフォトリソグラフィ技術限界以下の寸法で形成するこ
とも可能となる。
第１図（ａ）〜（ｄ）は本発明の一実施例の製造工程を
示す工程順断面図、第２図は従来例を説明するための素
子断面図である。 １・・・・・・半導体基板、２・・・・・・ＬＯＣＯ８
，３・・・・・・ゲート絶縁膜、４・・・・・・ポリシ
リコン電極、５・・・・・・拡散層、６・・・・・・絶
縁膜、７・・・・・・コンタクトホール、８・・・・・
・配線、９・・・・・・素子分離、１０・・・・・・レ
ジストマスク、１１・・・・・・拡散層。
示す工程順断面図、第２図は従来例を説明するための素
子断面図である。 １・・・・・・半導体基板、２・・・・・・ＬＯＣＯ８
，３・・・・・・ゲート絶縁膜、４・・・・・・ポリシ
リコン電極、５・・・・・・拡散層、６・・・・・・絶
縁膜、７・・・・・・コンタクトホール、８・・・・・
・配線、９・・・・・・素子分離、１０・・・・・・レ
ジストマスク、１１・・・・・・拡散層。
Claims (1)
- 半導体基板上に形成された隣接した半導体装置間の所定
領域をエッチングする工程と、前記エッチング領域に第
１の絶縁膜を埋め込む工程と、前記半導体基板上に第２
の絶縁膜を形成する工程と、前記第１の絶縁膜の幅より
大きくかつ第１の絶縁膜領域を含んだ領域の前記第２の
絶縁膜をエッチングする工程と、前記第１の絶縁膜膜厚
より浅く前記半導体基板をエッチングする工程と、前記
半導体基板のエッチングされた領域の底面および側面に
イオン注入する工程と、前記半導体基板のエッチングさ
れた領域に導電膜を埋め込む工程と、前記第１の絶縁膜
上の所定領域の前記導電膜を除去する工程とを有するこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2318090A JPH03227065A (ja) | 1990-01-31 | 1990-01-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2318090A JPH03227065A (ja) | 1990-01-31 | 1990-01-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03227065A true JPH03227065A (ja) | 1991-10-08 |
Family
ID=12103447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2318090A Pending JPH03227065A (ja) | 1990-01-31 | 1990-01-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03227065A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0669656A2 (en) * | 1994-02-25 | 1995-08-30 | Matsushita Electric Industrial Co., Ltd. | Source/drain of MISFET in semiconductor device and method of manufacturing the same |
| DE19527146A1 (de) * | 1995-07-25 | 1997-01-30 | Siemens Ag | Verfahren zur Herstellung eines selbstjustierten Kontaktes und eines dotierten Bereichs |
| US5643832A (en) * | 1994-01-19 | 1997-07-01 | Hyundai Electronics Industries Co., Ltd. | Semiconductor device and method for fabrication thereof |
-
1990
- 1990-01-31 JP JP2318090A patent/JPH03227065A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5643832A (en) * | 1994-01-19 | 1997-07-01 | Hyundai Electronics Industries Co., Ltd. | Semiconductor device and method for fabrication thereof |
| EP0669656A2 (en) * | 1994-02-25 | 1995-08-30 | Matsushita Electric Industrial Co., Ltd. | Source/drain of MISFET in semiconductor device and method of manufacturing the same |
| EP0669656A3 (en) * | 1994-02-25 | 1996-02-28 | Matsushita Electric Ind Co Ltd | Source / drain of MISFET in a semiconductor device and manufacturing method. |
| US5683921A (en) * | 1994-02-25 | 1997-11-04 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
| DE19527146A1 (de) * | 1995-07-25 | 1997-01-30 | Siemens Ag | Verfahren zur Herstellung eines selbstjustierten Kontaktes und eines dotierten Bereichs |
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