JPH03225824A - 半導体基板の枚葉式表面処理方法 - Google Patents

半導体基板の枚葉式表面処理方法

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JPH03225824A
JPH03225824A JP2020068A JP2006890A JPH03225824A JP H03225824 A JPH03225824 A JP H03225824A JP 2020068 A JP2020068 A JP 2020068A JP 2006890 A JP2006890 A JP 2006890A JP H03225824 A JPH03225824 A JP H03225824A
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    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 (産業上の利用分野) 本発明は、気相中における半導体基板の表面処理方式に
係わり特に、気相中でフッ酸ガスを利用するものである
(従来の技術) 半導体基板即ちシリコン基板表面に形成する自然酸化膜
、熱酸化膜及びCVD (Chemical Vapo
urDeρ09ljlOn)による酸化珪素例えば二酸
化珪素、PSG  (Phosphorous 5il
icate Glass)、 BPSG(BoronP
hosphorous 5ilicate Glass
)、 その他各種不純物を含んだ酸化珪素例えば二酸化
珪素を化学的にエツチング(Etching)する方法
としては、主にフッ化水素酸のエツチング作用を利用し
た湿式処理が行われている。しかし、湿式処理はエツチ
ング時の水洗後の自然酸化膜の再成長や、自然酸化膜除
去後の水洗乾燥工程でのパーティクル(Particl
e)の付着、酸化膜エツチング後のウォータマーク(W
ater Mark)の発生などの問題が十分には解決
されていない。
そこで、液相での酸化珪素例えば二酸化珪素のエツチン
グ技術に対して、フッ化水素ガスを使った気相でのエツ
チング技術の開発が行われており、広く注目を集めてい
る。気相でのエツチングのメカニズム(Mechani
sm)は未だまあり理解されていないが、ウォータマー
クが発生しない事、熱酸化膜に対して、自然酸化膜を選
択的にエツチングできる事、また、自然酸化膜の除去後
に水洗が不要なため、自然酸化膜の再成長が抑えられる
事などの特性が明らかになりつつある。これらの結果。
液相での酸化珪素例えば二酸化珪素のエツチングで不可
避なウォータマークによる不良の絶滅により、広範囲の
デバイス(Device)で歩留りの向上が望める。ま
た、ポリサイド(Polycide)構造を形成する際
、シリサイド(Silicide)成膜時の前処理とし
てポリシリコン(Polysilicon)表面に形成
する自然酸化膜の除去に用いれば、ポリシリコンとシリ
サイド間の拡散バリアー(Barrier)となる自然
酸化膜が湿式に比べてより完全に除かれるために、シリ
サイド組成の安定化、シリサイド膜のアドヒジョン(A
dhision)の向上、ポリサイド構造の安定化、ポ
リサイド抵抗の低減に対して大きな効果が期待できる。
従って、阿oSix、 WSix、 TiSix、Ta
Sixなどのシリサイドを使ったポリサイド構造の性能
向上、プロセスマージン(Process Margj
、ne)の拡大、適用デバイス(Device)の拡大
に効果的であると考えられる。更にコンタクト(Con
tact)内部のシリコン半導体基板表面に形成された
自然酸化膜の除去に使えば、コンタクト・メタル(Me
tal)成膜後にシンター(Sinter)工程なしで
オーミック(Ohmic)接触が得られることも報告さ
れており、シンター工程の省略または、シンター温度の
低温化を図ることができる。シンター工程の省略または
、シンター温度の低温化は、AQ−5i系合金による配
線の場合、コンタクトへのシリコンの析出が抑えられる
ので、AI2/Siコンタクトでのコンタクト抵抗増大
の最大要因を排除できることになり、ひいてはコンタク
ト抵抗の低下、コンタクト抵抗の精密コントロール(C
ontrol)により、デバイス性能の大幅な向上が期
待される。
しかし、このフッ化水素ガスを用いた気相処理は、酸化
珪素例えば二酸化珪素のエツチング特性が二酸化珪素の
表面状態に大きく左右される。従って、安定した処理特
性を得るために、気相処理を行う前処理として、酸洗浄
や乾燥オーブン(Oyen)による表面乾燥処理を行っ
ている。この場合に問題となる表面状態が、通常のプロ
セスの不安定性からもたらされる一般的な表面汚染状態
の差ではなく、被処理基板の表面吸着水分の安定化を主
な目的として行うためである。このために、気相処理の
前処理として毎回ロット(Lot)毎に酸洗浄を行い、
水分の吸着量が毎回一定量を保つようにしたり、毎回ロ
ット毎に乾燥オーブンにより表面の吸着水分を一定量以
下に低減化したりしている。
(発明が解決しようとする課題) 乾燥オーブンによる前処理は、この工程から気相処理す
るまでの間にクリーン・ルーム(CleanRoom)
雰囲気中の水蒸気が再吸着し、酸化珪素例えば二酸化珪
素のエツチング特性は徐々に変化を受ける。このため、
25枚のウェーハ(Wafer)即ち半導体基板を乾燥
オーブンで前処理し、引続き気相処理をする場合、1枚
目と25枚目とでは酸化珪素例えば二酸化珪素のエツチ
ング特性は変化してしまう。この変化量は半導体基板1
枚当りの処理時間と処理条件、二酸化珪素の膜質によっ
ても異なりまた、工程によっても二酸化珪素のプロセス
マージンは違うが、例えば、100℃窒素ガス中で5分
の前処理後に気相処理した場合の二酸化珪素のエツチン
グ特性を第1図に示す。即ち、フッ酸ガス10容量%、
窒素ガス90容量%で50秒の気相処理をした場合、熱
酸化膜のエツチング量は前処理直後の1枚目の半導体基
板では、5人程度なのに対して、約30分後に気相処理
される25枚目の半導体基板では、40人から60人も
エツチングされる。
これは、熱酸化膜よりエツチング・レイト(rate)
の大きいCVD法で形成された酸化膜や、不純物をドー
ピング(poping) した酸化膜などでは、より大
きな差となって現れるため、量産面では適用工程などに
大きな制約を受け、メリット(Merit)が少ない。
一方、酸洗浄を気相処理の前処理として使った場合の二
酸化珪素のエツチング特性を第2図に示す。気相処理条
件は、10容量%無水フッ酸、90容量%乾燥窒素雰囲
気で50秒である。この際、洗浄の最後が水洗、スピン
(Spin)乾燥工程で終わるために、一定量以上の水
分の吸着がある。このため、前処理完了後から気相処理
するまでの時間が二酸化珪素のエツチング特性に与える
影響は小さく。
エツチング量が50人変化するのに、少なくとも80分
以上を要している。25枚の半導体基板を酸洗浄した後
、25枚連続で30分かけて気相処理を行っても、1枚
目と25枚目でのエツチング量の差は最大でも25人位
で、乾燥オーブンによる加熱処理を行った時の約半分で
ある。
しかし1問題は二酸化珪素のエツチング特性のバラツキ
が大きく、再現性が不十分であること、一定量以上の水
分が吸着しているために、約20Å以下の微小エツチン
グの精密制御には使えないことなどである。例えば、コ
ンタクト内の自然酸化膜の選択エツチングに使う場合な
どでは、コンタクト部以外では、よりエツチング・レー
トの大きなCVD法により形成される酸化膜などが使わ
れる場合が多く、その部分の酸化膜が大きくエツチング
されてしまい、エツチングの抑制が困難になる。
本発明はこのような事情により成されたもので特に、 
20Å以下程度の酸化珪素例えば二酸化珪素の微小エツ
チングの精密制御も含めたエツチング特性を、10ット
25枚の半導体基板間及び各処理毎のロット間で正確に
再現する方式を提供することを目的とする。
〔発明の構成〕
(課題を解決するための手段) 一定の水蒸気濃度に制御する窒素、酸素及びアルゴンか
らなる群から選定する一種または複数ガス雰囲気内でパ
ージ(Purge) した半導体基板を少なくともフッ
酸ガスが含まれた気相雰囲気中で処理する点に本発明に
係わる半導体基板の枚葉式表面処理方式の特徴がある。
(作 用) 本発明方式に利用する気相処理装置のロード(Lord
)室に配置する半導体基板自体に一定の水蒸気濃度に制
御した窒素ガスでパージし、しかもロード室に配置して
から気相処理を行うまでの時間が、−枚目と最終の被処
理半導体基板で変わっても、被処理半導体基板の吸着水
分量が一定に保たれるように制御可能としたものである
。即ち、被処理半導体基板の吸着水分量を、酸化アニー
ル(Aneal)処理直後のような非常に吸着水分量の
少ない状態から、逆に吸着量の多い状態まで、被処理半
導体基板例えばシリコン半導体基板表面の吸着水分量を
再現性良く、ある一定のレベル(Level)に制御す
ることができる。この結果、気相処理条件との組合わせ
で、より幅広い処理が可能になると共に処理特性の安定
性の大幅向上が達成できる。
(実施例) 実施例1 本発明に係わる1実施例を第3図を参照して説明する。
25枚の被処理半導体基板1・・・は、キャリア・カセ
ット(Carrier Cathette) 2に収納
されロード/アンロード(Unlord)位置に水平に
セット(Set)される、ハンドラー(Handler
) 3の真空チャック部分3′に取付けられた石英カバ
ーにより被処理半導体基板1・・・が汚染されることは
ない。ハンドラー3は、鉛直方向即ち上下方向に移動可
能なシリンダー(Cylinder)のシャフト(Sh
aft)4に設置しており、シリンダーの稼働により、
上下方向の移動が可能となる。なお、ハンドラーには、
フロッグレッグ(Frog Leg)型アーム(Ar園
)を採用している。
一方本体フレーム(Frame)に固定されたプロセス
・チャンバー(Process Chamber)上部
5には。
無水フッ酸、窒素、水蒸気用ガスライン(Line) 
6及び排気ライン7が取付けられている。プロセスチャ
ンバー下部8は、第2シリンダーのシャフト9に接続さ
れて上下に移動することによってプロセス・チャンバー
の開閉を行う。このようなプロセス・チャンバー、ハン
ドラー3、及び被処理半導体基板用キャリア・カセット
2が配置される窒素パージ室10には、キャリア・カセ
ット2用の密閉式ドアー(Door)11、ガス導入口
12、ガス分散板13及びガス排出口14が設けられて
おり、被処理半導体基板をパージするガスとしてここで
は乾燥窒素Nと水蒸気を用いている。乾燥窒素N2は、
第1マス・フロー・フローコントローラ(Mass F
lowControler) 15により流量制御され
るが、そのまま窒素パージ室10に入るラインと、同じ
乾燥窒素が第2マス・フロー・フローコントローラ16
により流量制御されてから、温度制御された純水パブラ
−(Bubbler)]7により加温後、前記乾燥窒素
ラインと合流して窒素パージ室10に供給する2系統で
構成している。
このマス・フロー・フローコントローラ15.16と純
水バブラー17の間などに設置するバルブ(Valνe
)18の開閉と各系統のマス・フロー・フローコントロ
ーラ15.16による窒素の流量制御により、濃度0.
5ppmから20000ppmまでの水蒸気を含有する
窒素を窒素パージ室10に供給することができる。窒素
パージ室10の直前でガスを分岐して導入し更に、ガス
分散板13により分散されて窒素パージ室10内をパー
ジしガス排出口より排出される。
このようにこの装置は、基本的に枚葉式無水フッ酸ガス
を用いた表面処理装置であり、処理シーケンスは、先ず
キャリア・カセット2をセット(Set) L、その後
に所望の水蒸気濃度の窒素で全被処理半導体基板の処理
が完了するまでチャンバー内をパージし続けて、無水フ
ッ酸ガスによる表面処理前の被処理半導体基板の表面吸
着水分状態を一定に保つことができる。被処理半導体基
板の表面を所望の水分吸着状態にするためには、直前に
ベーク(Bake)や熱処理を行ったりウェットIJe
t)処理を行ったりして、予め吸着水分量を制御してか
ら窒素パージ室10でその吸着状態を保持し続けても良
い。また、事前の処理なしに被処理半導体基板表面が所
望の水分吸着状態になるまでパージを続け、その後無水
フッ酸ガスによる表面処理をスタート(Start)さ
せても良い。この場合、パージ時間の短縮のためにパー
ジ窒素の水蒸気濃度をシーケンシャルに変えることも有
効である。各被処理半導体基板は、常に水蒸気濃度をコ
ントロールされた窒素によりパージを受けながら、−枚
ずつがプロセスチャンバーにセットされ無水フッ酸ガス
による表面処理が行われる。
酸化珪素例えば二酸化珪素を20人程度以下エツチング
する微小エツチングでは、窒素チャンバーのパージ・ガ
スとしては、乾燥窒素のみを用い水蒸気は導入しない。
パージ時間は、被処理半導体基板は、その覆歴、プロセ
スマージ及びエツチング条件によっても異なるので一概
に言えないが。
直前にベークなどを経て吸着水分を少なくしたものや、
熱処理直後の水分の吸着が殆どない被処理半導体基板で
は、キャリア・カセット2をセットしてパージ開始と同
時にエツチングを開始しても良くまた、酸化珪素例えば
二酸化珪素を100人程程度上エツチングするには、パ
ージ・ガス中の水蒸気濃度を1000pρ1以上にした
方が効果的である。
第2実施例 実施例1では、被処理半導体基板用のロード/アンロー
トスティジョン(Station)及びプロセスチャン
バーも全てパージ室10に配置しているために被処理半
導体基板がプロセスチャンバーにセットされている時以
外は、完全にパージ雰囲気で制御されていたが、処理半
導体基板をカセットからプロセスチャンバーにロードさ
れるまでの時間は5約2秒と短いので、この間の雰囲気
が通常クリーン・ルームの雰囲気であっても被処理半導
体基板表面の吸着水分状態に余り影響を与えず、殆どの
プロセスで影響とならない。そこで、ロード/アシロ−
トスティジョンのみをパージ室内に配置し、パージ室を
コンパクトにすることによってパージ特性を向上させ、
同時に装置の小型化、低コスト化を狙ったものを第4図
に示す。ここでは、被処理半導体基板19をセットした
カセット20は、ロード/アンロートスティジョン21
にセットされる。
カセット20にセットするには、パージ室を開けること
による。パージ室が閉じた後、ガス導入口24から水蒸
気濃度が制御されたN2が導入され、所定の時間パージ
後、ウニ−ハスティシコンは、エレベータ−機構26に
より下降し、被処理半導体基板19をロード/アンロー
ド位置27に移動させる。この後、パージ室上部は、約
8m@引上げられ、スリット(図示せず)を通して上下
、伸縮、真空チャック機構の付いたハンドラー28によ
り、被処理半導体基板19は、プロセスチャンバー29
にセットされ、無水フッ酸ガスによる表面処理が行われ
る。
その後被処理半導体基板19は、ハンドラー28により
カセットの元の位置に移動して上記と同様な処理を施し
、これを繰返すことによって10ツトの処理を終了する
。この間もずっとパージ処理が続けられる。
本実施例では、主たるパージガスとして窒素を用いたが
、酸素や不活性ガス(アルゴンまたはヘリウム)及びこ
れらの混合ガスを用いても良い。
また、パージ室の雰囲気置換特性を改善するためには、
パージ室全体を真空排気することができる機構を設け、
半導体基板のセット後に真空排気を行い、しかる後に制
御された雰囲気ガスでパージする方式を採ることにより
、高精度なパージ室の雰囲気制御を行うことができる。
〔発明の効果〕
本発明に係わる第1実施例は、気相成長装置を使って得
た熱酸化膜のエツチングの安定性を第5図に示す。即ち
、熱酸化膜を形成した25枚の被処理半導体基板60ツ
トを用いて、気相成長前後の酸化膜厚さをエリプソ・メ
ータ(Elypso Meter)により測定した差か
らエツチング量を求めた。この実験では、全てN2オー
ブンにより170℃、240秒の加熱処理をバッチ処理
で行い、直ちに被処理半導体基板をロード/アンロート
スティジョンにセットし、所定の水蒸気濃度のN2でパ
ージを開始している。第5図に示す資料では、1回目〜
3回目までは、被処理半導体基板がパージ室にセットさ
れ、パージ開始と同時に一枚目の被処理半導体基板がプ
ロセスチャンバーにロードされ、無水フッ酸ガスによる
表面処理がスタートする。ただしパージN2は、水蒸気
の導入は行っておらず、水蒸気濃度1 ppm以下であ
る。プロセスチャンバーでは、乾燥N2パージ7秒、 
10容量%無水フッ酸で50秒エツチング後。再度窒素
パージを7秒行ったもので、10ット25枚全て同一条
件である。
ロット内、及びロット間のエツチング量のバラツキは、
非常に小さく安定しており、全てのデータが6.5±1
.5人の範囲に入っている。エリプソメータの測定再現
精度を考えると、非常に高いエツチングの均一性、再現
性であると言える。これは、従来の乾燥オーブンによる
ベーク前処理を行って同一の気相処理条件で処理したと
きの第1図のデータ(Data)に比べると、従来ベー
ク処理では10ツトの間で5人から50人まで大きく変
化していることからも、本発明の優位性が読取れる。ま
た、気相処理の前処理として酸(希塩酸を用いる)処理
を行った場合の第2図のデータと比べてみると、100
人程程度エツチングに対して、ロット内は約±10%の
バラツキがあるが、ロフト間では±25%以上もバラつ
いており、エツチング量に比べてバラツキが大きいと判
断される。これは、実施例における4〜6回目のデータ
と比較すると良く理解できる。即ち、4〜6回目の気相
処理条件は、加熱処理後に1〜3回目と同じくパージ室
で水蒸気濃度1 ppm以下の乾燥N2マパージを開始
すると同時にプロセスチャンバーへの被処理半導体基板
のロードを開始している。そして、プロセスチャンバー
では、水蒸気濃度2%のN2雰囲気で10秒処理、そし
て、10容量%無水フッ酸、0.1%水蒸気及び89.
9%窒素雰囲気で40秒のエツチングを行い、最後に7
秒間の窒素パージを行ったものである。
その結果、約390人のエツチングに対して、全てのデ
ータが±1.5%以下に収まっている。これは、加熱処
理後の表面状態をパージ室で保ちながら、プロセスチャ
ンバーにロードする毎に一定濃度の水蒸気雰囲気に一定
温度で一定時間晒すことによって、被処理半導体基板表
面に一定量の水蒸気を正確に、しかも再現性良く吸着さ
せることができるためである。このため、エツチングの
制御性は極めて良くなり、気相処理のシーケンスを適切
に組合わせることで、様々なエツチング・レイトを持っ
た処理が正確にかつ再現性良くできるようになった。
【図面の簡単な説明】
第1図は、気相処理の前処理として乾燥オーブンを用い
た場合の10容量%無水フッ酸処理後の熱酸化膜のエツ
チング量を、乾燥オーブン処理後の放置時間依存性とし
て見たグラフ、第2図は、気相処理の前処理として酸洗
浄を施した場合の。 10容量%無水フッ酸処理後の熱酸化膜のエツチング量
を、酸洗浄後の放置時間依存性として示し、同時に再現
性も示したグラフ、第3図は、本発明のウェーハ・ロー
ド室を含む全体にN2パージ機構を備えた無水フッ酸処
理装置の縦断面図、第4図は、本発明で使用する半導体
基板・ロード室にNパージ機構を設置した無水フン酸処
理装置の縦断面図、第5図は、本発明に利用する無水フ
ッ酸処理装置における2つの異なる無水フッ酸処理条件
で夫々ロット内及びロット間の熱酸化膜エツチング量の
均一性を示すグラフである。 1.19:被処理半導体基板、 2.20:キャリア・カセット、3.28:ハンドラー
4.9,23ニジリンダ− 5:プロセスチャンバー上部、 6:プロセス・ガス供給ライン、 7:プロセス・ガス排気ライン。 8:プロセスチャンバー下部、10,22:Nパージ室
、11:ドア、12,24:パージガス導入口、13:
ガス分散板、14,25:パージガス排出口、15.1
6:第1及び第2マス・フロー・コントローラ、17:
バブラー、18:バルブ、 21:ロート・アンロートスティジョン。 26:エレベータ機構、27:ロード・アンロード位置
、29:プロセスチャンバー。

Claims (1)

    【特許請求の範囲】
  1. 一定の水蒸気濃度に制御する窒素、酸素及びアルゴンか
    らなる群から選定する一種または複数ガス雰囲気内でパ
    ージした半導体基板を少なくともフッ酸ガスが含まれた
    気相雰囲気中で処理することを特徴とする半導体基板の
    枚葉式表面処理方式。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006526901A (ja) * 2003-06-02 2006-11-24 インテグリス・インコーポレーテッド 酸素および/または水気体混合物を用いる空中分子汚染物質の除去方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60150633A (ja) * 1984-01-18 1985-08-08 Kokusai Electric Co Ltd プラズマエツチング装置のロ−ドロツク室
JPS61148820A (ja) * 1984-12-24 1986-07-07 Hitachi Ltd 処理方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60150633A (ja) * 1984-01-18 1985-08-08 Kokusai Electric Co Ltd プラズマエツチング装置のロ−ドロツク室
JPS61148820A (ja) * 1984-12-24 1986-07-07 Hitachi Ltd 処理方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006526901A (ja) * 2003-06-02 2006-11-24 インテグリス・インコーポレーテッド 酸素および/または水気体混合物を用いる空中分子汚染物質の除去方法
US8075704B2 (en) 2003-06-02 2011-12-13 Entegris, Inc. Method for the removal of airborne molecular contaminants using oxygen and/or water gas mixtures

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