JPH03222523A - 並列型誤り検出回路 - Google Patents
並列型誤り検出回路Info
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- JPH03222523A JPH03222523A JP1599090A JP1599090A JPH03222523A JP H03222523 A JPH03222523 A JP H03222523A JP 1599090 A JP1599090 A JP 1599090A JP 1599090 A JP1599090 A JP 1599090A JP H03222523 A JPH03222523 A JP H03222523A
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- 238000001514 detection method Methods 0.000 title claims abstract description 22
- 239000011159 matrix material Substances 0.000 description 9
- 230000007704 transition Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- WTDRDQBEARUVNC-LURJTMIESA-N L-DOPA Chemical compound OC(=O)[C@@H](N)CC1=CC=C(O)C(O)=C1 WTDRDQBEARUVNC-LURJTMIESA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【産業上の利用分野１
本発明は並列型誤り検出回路、更に詳しくいえば、コン
ピュータやデータ通信のデータ誤りを検出するためする
ため、生成多項式、特に生成多項式〇（ｘ）＝Ｘ”÷ｘ
”＋ｘ＋ｔを用いた並列型誤り検出回路に関する。 【従来の技術】 データ通信においては、正確なデータの伝送を確保する
ために、受信側で、誤ったビット情報を検出できるよう
に、データに巡回冗長検査符号（ＣＲＣ）のような誤り
°訂正符号を付加して伝送し、受信側で、誤り訂正符号
に使った生成多項式を用いて演算（割算）を行ない、そ
の余りを調べることによって、ビット誤りを検出するこ
とが一般に行なわれる。 伝送すべきディジタルデータを分割し、パケットにして
伝送するパケット通信において、各パケットには伝送に
必要な管理、制御情報を含むヘッダ部が付加されるが、
ヘッダ部にも管理、制御情報の誤りをチエツクするため
のＣＲＣ符号ビット情報が付加される。 上述のような誤り訂正符号から誤りを検出する演算回路
は多項式を多項式で割算するという演算の性質上、全て
直列演算回路で構成されている。 例えば、生成多項式が Ｘ＠÷Ｘ”＋Ｘ÷１の場合、第
７図に示すように、生成多項式の最高次数に等しい数の
フリップフロップ１−ｉ（ｉ＝１・・・８）を直列接続
し、下位の項の次数に対応する位置に排他論理和回路（
以下ＥＸＯＲとも略記する）２−ｊ（ｊ＝１．２．３）
を介在させる。フリップフロップ１−８の出力に割算の
商が出力され、各フリップフロップ１−ｉ（ｉ＝＝１・
・・７）の出力ｃ７、ｃ６．・・・ｃｌに余りが出る。 この出力ｃ１．ｃい・・Ｃ工をチエツクすることによっ
て誤りが検出される。上述のような誤り検出回路が記載
されている文献として、「符号理論」コンピュータ基礎
講座１８、昭和５４年、６月、２９日発行、第１１６〜
１１７頁がある。 【発明が解決しようとする課題１ 上記直列型の誤り検出回路は処理すべき信号の速度低い
場合には特に問題無いが、処理すべき信号の速度が高く
なると回路動作が信号速度に追随できなくなってくると
いう問題が生じる。 例えば、信号の速度が１５０Ｍｂｐｓ以上の信号を処理
する回路をＣＭＯ８で実現することは非常に困難となる
。そこで通常考えられるのは回路の並列化である。しか
しながら、生成多項式の割算という特殊の演算では、入
力信号がフィードバックされるので、単に回路を並べて
並列化することができない。 従って、本発明の目的は信号の速度に比して低速の回路
素子で構成できる並列型誤り検出回路を実現することで
ある。 本発明の他の目的は、特に生成多項式〇（ｘ）がＸ’
＋Ｘ２＋Ｘ＋ １であるセルのヘッダの誤り検出に有効
な回路を実現することである。 ［課題を解決するための手段１ 本発明は、上記目的を達成するため、生成多項式の最高
次数と等しい数の並列に配列されたフリップフロップ回
路と上記フリップフロップ回路の出力を入力とし、上記
生成多項式に基づき排他論理和回路のみからなる論理回
路と、上記論理回路の出力と並列入力信号のそれぞれを
入力とし、上記並列に配列されたフリップフロップ回路
のそれぞれの入力部に設けられた排他論理和回路とで並
列型誤り検出回路を構成した。 特に生成多項式がＸ”＋Ｘ”＋Ｘ＋１である誤り検出回
路を、第１、第２、第３、第４、第５、第６、第７及び
第８の排他論理和回路の出力のそれぞれを入力とする第
１、第２、第３、第４、第５、第６、第７及び第８のフ
リップフロップ回路と、上記第１、第７及び第８フリッ
プフロップ回路の出力の排他論理和出力である第１出力
、上記第１、第２及び第７フリップフロップ回路の出力
の排他論理和出力である第２出力、上記第１、第２、第
３及び第７フリップフロップ回路の出力の排他論理和出
力である第３出力、上記第２．第３、第４及び第８フリ
ップフロップ回路の出力の排他論理和出力である第４出
力、上記第３、第４及び第５フリップフロップ回路の出
力の排他論理和出力である第５出力、上記第４．第５及
び第６フリップフロップ回路の出力の排他論理和出力で
ある第６出力、上記第５、第６及び第７フリップフロッ
プ回路の出力の排他論理和出力である第７出力、上記第
６、第７及び第８フリップフロップ回路の出力の排他論
理和出力である第８出力をうる論理回路とを有し、上記
第１．第２、第３、第４．第５、第６゜第７及び第８の
排他論理和回路はそれぞれ上記第１、第２．第３、第４
、第５、第６．第７及び第８出力及び検査される並列の
第１、第２、第３゜第４、第５、第６、第７及び第８の
入力信号であるように構成した。 ［作用］ 直列型誤り検出回路中の全てのフリップフロップと人力
データの現在の状態を表す行ベクトルＳ。を与える。 ５ｎＴ＝［■ｎＴ、ＣｎＴ］ 行ベクトル■。とＣｎはそれぞれ Ｉ ｎ”＝ ［１１１１１１ｍｌ−ｌ １ ”’ ｙ
ｉｌコＣ，Ｔ＝＝ （Ｃ４，Ｃ２，、、・＋ ＣｓａＸ
（ｍ、ｒ）］である。ｉは入力データで、Ｃはフリップ
フロップの状態である。下付き記号ｍとｒはそれぞれ並
列化する数とフリップフロップの数である。第７図の直
列型の回路と等測的な並列回路を実現する場合、ＳｏＴ
は、並列化する数が８で、フリップフロップの数も８で
あるので、 Ｓ ＩＩＴ＝［１１１，１７１”’１１１１ｅｌｔＱＺ
＋”’１ｃｉｌｌとなる。 次に状態遷移行列Ｔｓを用いることで、８番目の状態ま
で知ることができる。 ５ｎ４−＋＋：Ｔｓ’Ｓｎ Ｏ＜ｋ≦８第７図の場
合、状態遷移行列Ｔｓは第２図のような行列で表すこと
ができる。 状態遷移行列Ｔｓの最初の列は次に入力されるビットｉ
、で、ここでは考える必要がないので任意でよい。Ｔｓ
の２列目から８列目まではそれぞれ入力データ１ｓ＋１
７ｔｌｓｙｌｓｙｌｎ＋ １３ｙｌｚを表している。 Ｔｓの９列目は第７図の１段目のフリップフロップ１−
１の値Ｃ□を表しており、これは入力データ１０と８段
目のフリップフロップ１８の値ｃ、、とを排他的論理和
演算した結果を表している。以下これを ｉ １＜ＥＸ
ＯＲ＞ ｃ 、と表す。状態遷移行列の１０列目は２段
目のフリップフロップ１−２の値ｃ２を表しており、ｃ
、＜ＥＸＯＲ＞ ｃ 、、１１列目は３段目のフリッ
プフロップ１−３の値ｃ３を表しており、ｃ 、 ＜Ｅ
ＸＯＲ＞ ｃ 、を表している。 １２列目から１６列目まではそれぞれ４段目から８段目
までのフリップフロップ１−４．１−５．１−６．１−
７．１−８の値ｃ４．ｃｓＩｃｓ、ｃ７．Ｃ８を表して
おり、それぞれ１段前のフリップフロップの値ｃ３１
Ｃ４１ｃＳ ｔ Ｑ Ｇ ＋ ８７を表している。 ８シフトパルス後のＳ ｎ＋ａとＳｎの関係はＳ ｎ＋
８ ＝ Ｔ Ｓ’ Ｓ ｎ となる、状態遷移行列Ｔｓ＠は８シフトパルス後の状態
遷移行列で第３図のようになる。Ｔｓ８の１列目から８
列目まではｉ、以降の入力データ１９．ｌ Ｌ。ＩＩＬ
１ｔｌｌｌｌｔｌｉ３＠１１４１１１５１ ｉｔｓを
表しており、ここでは考える必要がないので任意でよい
、９列目は第７図の１段目のフリップフロップの８シフ
ドパＪＬＩＸ後の値テｉ 、 （ＥＸＯＲ＞ ｃ 、
＜ＥＸＯＲ＞ ｃ 、 ＜ＥＸＯＲ＞Ｃ１を表している
。１０，１１，１２，１３，１４．１５，１６６列目そ
れぞれ第７図の２，３゜４．５，６，７．８段目の８シ
フトパルス後のフリップフロップの値で、 ｉ 、
＜ＥＸＯＲ＞ ｃ 、 ＜ＨＸＯＲ＞ ｃ ２＜ＥＸＯ
Ｒ）ｃ 、、 ｉ 、（ＥＸＯＲ＞ ｃ 、（Ｅ
ＸＯＲ＞ ｃ ２（ＥＸＯＲ＞ Ｃ３（ＥＸＯＲ＞ ｃ
７＊ ｉ ｉ＜ＥＸＯＲ＞ ｃ ｚ（ＥＸＯＲ
＞ ０３（ＥＸＯＲ＞ ｃ ４＜ＥＸＯＲ＞ｃ、、
ｉ、（ＥＸＯＲ＞ｃ、＜ＥＸＯＲ＞ｃ ４＜ＥＸＯＲ
＞ｃ ｓ、 ｉ ３＜ＥＸＯｌ＞ｃ ４＜ＥＸＯ
Ｒ＞ｃ、（ＥＸＯＲ＞ｃ、、 ｉ ２（ＥＸＯＲ＞
ｃ、（ＥＸＯＲ＞ｃ、＜ＥＸＯＲ＞ｃ、、 ｉ、＜Ｅ
ＸＯＲ＞ｃ Ｇ＜ＥＸＯＲ＞ｃ、（ＥＸＯＲ＞ｃ。 を表している。 この８シフトパルス後の状態遷移行列Ｔｓ”を回路で表
現すれば８ビット並列の回路となる。 本発明によれば、並列のビット数に等しいフリ、ツブフ
ロップ回路と上記フリップフロップ回路に直列に接続さ
れたＥＸＯＨのみで構成され、誤り検出回路の動作速度
、すなわち、回路素子の動作速度は従来の直列型の回路
に比べ、並列ビット数分の１となる。 【実施例］ 以下、本発明の実施例について詳細に説明する。 第１図は本発明による並列型誤り検出回路の１実施例の
構成を示す図である８本実施例において使用される生成
多項式Ｇ（ｘ）はＸ”＋Ｘ２＋Ｘ＋１である。 並列化された８ビツトの入力データｉい１２、ｉｌ、ｉ
４＋ｉ、、ｉいｉ、及びｉ、（ｉｌがＭＳＢ、ｉ６がＬ
ＳＢ）がそれぞれＥＸＯＲ２−８，２−７゜２−６．２
−５．２−４．２−３．２−２及び２−１の一方の入力
として加えられる。上記ＥＸＯＲ２−１の出力はそれぞ
れフリップフロップ１− ｉに加えられる。フリップフ
ロップの各出力ｃｉは論理回路３及び判別回路４に加え
られる。 上記論理回路３はフリップフロップ回路１−１．１−７
．１−８の出力の排他論理和出力ｃ、＋ｃ。 ＋ｃ１、フリップフロップ回路１−１．１−２゜１−７
の出力の排他論理和出力ｃ７＋０２＋ｃいフリップフロ
ップ回路１−１．１−２．１−３．１−７の出力の排他
論理和出力ｃ、＋ｅ、＋ｃ、＋Ｃいフリップフロップ回
路１−２．１−３．１−４．１−８の出力の排他論理和
出力ｃｌｌ＋ｃ４＋ｃ 、 ＋ ｃ 、、フリップフロ
ラ、プ回路１−３、■−４，１−５の出力の排他論理和
出力ｃ、＋ｃ４＋ｃ、、フリップフロップ回路１−４．
１−５．１−６の出力の排他論理和出力ｃ、＋ｃ５＋ｃ
いフリップフロップ回路１−５．１−６．１−７の出力
の排他論理和出力ｃ、＋ｃ、＋ｃ、、８フリップフロッ
プ回路１−６．１−７．１−８の出力の排他論理和出力
ｃ、＋ｃ、＋ｃ、を得るように構成されたそれぞれ３−
１．３−２．３−３．３−４．３−５．３−６．３−７
及び３−８ （７）ＥＸＯＲのみで構成されている。 判別回路４は判別すべき時点において、フリップフロッ
プ回路の出力ｃ１〜ｃ１が全て′０°になっているか否
かをチエツクすることにより、誤りを検出する。 第４図は本発明による並列型誤り検出回路の具体的実施
例の構成を示す回路図である。同図において、第１図と
同一部分には同一の番号を付す。 本実施例は特に、第１図の論理回路３を少数のＥＸＯＲ
で構成したもので他の部分は第１図と同一である。論理
回路３の構成を具体的に述べると、フリップフロップ１
−８の出力Ｃ６とフリップフロップ１−７の出力ｃ７を
入力としたＥＸＯｌ２−１４の出力を１段目のフリップ
フロップ１−１の出力ｃ１と共ニＥＸＯＲ２−１５Ｌ、
−人力し、その出力をＥＸＯｌ２−１に加える。 フリップフロップ１−１の出力ｃ１とフリップフロップ
１−２の出力ｃ２を入力としたＥＸＯｌ２−１１の出力
をフリップフロップ１−７の出力ｃ７と共ニＥＸＯＲ２
−１６ニ入力し、その出力をＩＥＸＯＲ２−２に加える
。 フリップフロップ１−１の出力Ｃ１とフリップフロップ
１−２の出力Ｃ２を入力としたＥＸＯＲ２−１１の出力
をフリップフロップ１−７の出力ｃ７と共にＥＸＯＲ２
−１６に入力し、その出力を更にフリップフロップ１−
３の出力Ｃ１と共にＥＸＯＲＩ−１７に入力し、そして
その出力をＥＸＯＲ２−３に加える。 フリップフロップ１−３の出力ＣＪとフリップフロップ
１−４の出力の０４を入力としたＥＸＯＲ２−１２の出
力をフリップフロップ１−２の出力Ｃ２と共にＥＸＯＲ
２−１８に入力し、その出力を更にフリップフロップ１
−８の出力Ｃ８と共にＥＸＯＲ２−１９に入力し、そし
てその出力をＥＸＯＲ２−４に加える。 フリップフロップ１−３の出力ｃ１とフリップフロップ
１−４の出力ｃ４を入力としたＥＸＯＲ２−１２の出力
をフリップフロップ１−５の出力ｃ５と共にＥＸＯＲ２
−２０に入力し、その出力をＥＸＯＲ２−５に加える。 フリップフロップ１−５の出力Ｃ６とフリップフロップ
１−６の出力ｃ、を入力としたＥＸＯＲ２−１３の出力
をフリップフロップ１−４の出力Ｃ４と共にＥＸＯＲに
入力し、その出力をＥＸＯＲ２−６に加える。 フリップフロップ１−５の出力ｃｓとフリップフロップ
１−６の出力ｃ６を入力としたＥＸＯＲ２−１３の出力
をフリップフロップ１−７の出力ｃ７と共ニＥＸＯＲ２
−２２に入力し、その出力をＥＸＯＲ２−７に加える。 フリップフロップ１−７の出力ｃ７とフリップフロップ
１−８の出力ｃ８を入力としたＥＸＯＲ１−１４の出力
をフリップフロップ１−６の出力ｃ６と共ニＥＸＯＲ２
−２３ニ入力し、その出力をＥＸＯＲ２−８に加える。 入力データが５３バイトの固定ビット数がらなり、第１
から第４バイトに制御情報等と第５バイト目にそのＣＲ
Ｃ符号からなるヘッダ部と、残り４８バイトが情報ビッ
トであるセルである場合について、第５図のタイミング
チャートを用いて説明する。 セル信号が約１５０ Ｍ ｂ ｐ ｓの直列信号として
。 これを８ビツトの並列信号１１〜ｉ、にすると、回路の
動作クロックの周波数は約２０ Ｍ Ｈｚとなる。 ５３バイトの前のセルの最終クロックでフリップフロッ
プ１−１〜１−８はクリア信号ＣＬＲでクリアされ、ク
ロック１．２．３．４．５・・・で並列信号ｊ１〜ｉ３
が加えらえる。簡単のため、第１〜４バイトのヘッダが
いずれも’０１０１０１０１″第５バイト目が’ｏｏｏ
ｏｏｏｏｏ’ として波形を示す。これはＣＲＣ符号を
求める場合で、従って、セルの先頭から５パイトメ目で
、割算の余り信号が検出でき、この余りがＣＲＣ符号と
なる。 第６図は同一速度（約２０ＭＨｚ）のクロックで第７図
の直列回路の誤り検出回路を動作させた場合、同一の信
号にたいしてのタイミングチャートを示すものである。 セルの先頭から割算を行ない、余りを検出するまでに４
０クロツクが必要となる。 上述の実施例は状態遷移行列Ｔｓ’の１表現例であり、
ＥＸＯＲで接続する順序の組合せは上記実施例に限定さ
れるものではない。 なお１以上の説明は、生成多項式Ｇ （ｘ）＝Ｘ” ＋
Ｘ” ＋Ｘ÷１の８ビット並列型誤り検出回路の実施例
について説明したが、他の生成多項式、他の並列数でも
本発明で使用したような並列型誤り検出回路を構成でき
ることは説明するまでもない。 （発明の効果１ 以上述べたように、本発明による並列型誤り検出回路で
は、直列型回路に比して回路の動作速度を並列ビット数
分の１にすることができ、直列型回路では動作が困難と
なる高速信号に対しても十分に動作可能とすることがで
きる。又、回路構成においても比較的簡単なＥＸＯＲと
並列数に等しいフリップフロップ回路で構成でき、回路
が非常に簡単である利点ももつ。
ピュータやデータ通信のデータ誤りを検出するためする
ため、生成多項式、特に生成多項式〇（ｘ）＝Ｘ”÷ｘ
”＋ｘ＋ｔを用いた並列型誤り検出回路に関する。 【従来の技術】 データ通信においては、正確なデータの伝送を確保する
ために、受信側で、誤ったビット情報を検出できるよう
に、データに巡回冗長検査符号（ＣＲＣ）のような誤り
°訂正符号を付加して伝送し、受信側で、誤り訂正符号
に使った生成多項式を用いて演算（割算）を行ない、そ
の余りを調べることによって、ビット誤りを検出するこ
とが一般に行なわれる。 伝送すべきディジタルデータを分割し、パケットにして
伝送するパケット通信において、各パケットには伝送に
必要な管理、制御情報を含むヘッダ部が付加されるが、
ヘッダ部にも管理、制御情報の誤りをチエツクするため
のＣＲＣ符号ビット情報が付加される。 上述のような誤り訂正符号から誤りを検出する演算回路
は多項式を多項式で割算するという演算の性質上、全て
直列演算回路で構成されている。 例えば、生成多項式が Ｘ＠÷Ｘ”＋Ｘ÷１の場合、第
７図に示すように、生成多項式の最高次数に等しい数の
フリップフロップ１−ｉ（ｉ＝１・・・８）を直列接続
し、下位の項の次数に対応する位置に排他論理和回路（
以下ＥＸＯＲとも略記する）２−ｊ（ｊ＝１．２．３）
を介在させる。フリップフロップ１−８の出力に割算の
商が出力され、各フリップフロップ１−ｉ（ｉ＝＝１・
・・７）の出力ｃ７、ｃ６．・・・ｃｌに余りが出る。 この出力ｃ１．ｃい・・Ｃ工をチエツクすることによっ
て誤りが検出される。上述のような誤り検出回路が記載
されている文献として、「符号理論」コンピュータ基礎
講座１８、昭和５４年、６月、２９日発行、第１１６〜
１１７頁がある。 【発明が解決しようとする課題１ 上記直列型の誤り検出回路は処理すべき信号の速度低い
場合には特に問題無いが、処理すべき信号の速度が高く
なると回路動作が信号速度に追随できなくなってくると
いう問題が生じる。 例えば、信号の速度が１５０Ｍｂｐｓ以上の信号を処理
する回路をＣＭＯ８で実現することは非常に困難となる
。そこで通常考えられるのは回路の並列化である。しか
しながら、生成多項式の割算という特殊の演算では、入
力信号がフィードバックされるので、単に回路を並べて
並列化することができない。 従って、本発明の目的は信号の速度に比して低速の回路
素子で構成できる並列型誤り検出回路を実現することで
ある。 本発明の他の目的は、特に生成多項式〇（ｘ）がＸ’
＋Ｘ２＋Ｘ＋ １であるセルのヘッダの誤り検出に有効
な回路を実現することである。 ［課題を解決するための手段１ 本発明は、上記目的を達成するため、生成多項式の最高
次数と等しい数の並列に配列されたフリップフロップ回
路と上記フリップフロップ回路の出力を入力とし、上記
生成多項式に基づき排他論理和回路のみからなる論理回
路と、上記論理回路の出力と並列入力信号のそれぞれを
入力とし、上記並列に配列されたフリップフロップ回路
のそれぞれの入力部に設けられた排他論理和回路とで並
列型誤り検出回路を構成した。 特に生成多項式がＸ”＋Ｘ”＋Ｘ＋１である誤り検出回
路を、第１、第２、第３、第４、第５、第６、第７及び
第８の排他論理和回路の出力のそれぞれを入力とする第
１、第２、第３、第４、第５、第６、第７及び第８のフ
リップフロップ回路と、上記第１、第７及び第８フリッ
プフロップ回路の出力の排他論理和出力である第１出力
、上記第１、第２及び第７フリップフロップ回路の出力
の排他論理和出力である第２出力、上記第１、第２、第
３及び第７フリップフロップ回路の出力の排他論理和出
力である第３出力、上記第２．第３、第４及び第８フリ
ップフロップ回路の出力の排他論理和出力である第４出
力、上記第３、第４及び第５フリップフロップ回路の出
力の排他論理和出力である第５出力、上記第４．第５及
び第６フリップフロップ回路の出力の排他論理和出力で
ある第６出力、上記第５、第６及び第７フリップフロッ
プ回路の出力の排他論理和出力である第７出力、上記第
６、第７及び第８フリップフロップ回路の出力の排他論
理和出力である第８出力をうる論理回路とを有し、上記
第１．第２、第３、第４．第５、第６゜第７及び第８の
排他論理和回路はそれぞれ上記第１、第２．第３、第４
、第５、第６．第７及び第８出力及び検査される並列の
第１、第２、第３゜第４、第５、第６、第７及び第８の
入力信号であるように構成した。 ［作用］ 直列型誤り検出回路中の全てのフリップフロップと人力
データの現在の状態を表す行ベクトルＳ。を与える。 ５ｎＴ＝［■ｎＴ、ＣｎＴ］ 行ベクトル■。とＣｎはそれぞれ Ｉ ｎ”＝ ［１１１１１１ｍｌ−ｌ １ ”’ ｙ
ｉｌコＣ，Ｔ＝＝ （Ｃ４，Ｃ２，、、・＋ ＣｓａＸ
（ｍ、ｒ）］である。ｉは入力データで、Ｃはフリップ
フロップの状態である。下付き記号ｍとｒはそれぞれ並
列化する数とフリップフロップの数である。第７図の直
列型の回路と等測的な並列回路を実現する場合、ＳｏＴ
は、並列化する数が８で、フリップフロップの数も８で
あるので、 Ｓ ＩＩＴ＝［１１１，１７１”’１１１１ｅｌｔＱＺ
＋”’１ｃｉｌｌとなる。 次に状態遷移行列Ｔｓを用いることで、８番目の状態ま
で知ることができる。 ５ｎ４−＋＋：Ｔｓ’Ｓｎ Ｏ＜ｋ≦８第７図の場
合、状態遷移行列Ｔｓは第２図のような行列で表すこと
ができる。 状態遷移行列Ｔｓの最初の列は次に入力されるビットｉ
、で、ここでは考える必要がないので任意でよい。Ｔｓ
の２列目から８列目まではそれぞれ入力データ１ｓ＋１
７ｔｌｓｙｌｓｙｌｎ＋ １３ｙｌｚを表している。 Ｔｓの９列目は第７図の１段目のフリップフロップ１−
１の値Ｃ□を表しており、これは入力データ１０と８段
目のフリップフロップ１８の値ｃ、、とを排他的論理和
演算した結果を表している。以下これを ｉ １＜ＥＸ
ＯＲ＞ ｃ 、と表す。状態遷移行列の１０列目は２段
目のフリップフロップ１−２の値ｃ２を表しており、ｃ
、＜ＥＸＯＲ＞ ｃ 、、１１列目は３段目のフリッ
プフロップ１−３の値ｃ３を表しており、ｃ 、 ＜Ｅ
ＸＯＲ＞ ｃ 、を表している。 １２列目から１６列目まではそれぞれ４段目から８段目
までのフリップフロップ１−４．１−５．１−６．１−
７．１−８の値ｃ４．ｃｓＩｃｓ、ｃ７．Ｃ８を表して
おり、それぞれ１段前のフリップフロップの値ｃ３１
Ｃ４１ｃＳ ｔ Ｑ Ｇ ＋ ８７を表している。 ８シフトパルス後のＳ ｎ＋ａとＳｎの関係はＳ ｎ＋
８ ＝ Ｔ Ｓ’ Ｓ ｎ となる、状態遷移行列Ｔｓ＠は８シフトパルス後の状態
遷移行列で第３図のようになる。Ｔｓ８の１列目から８
列目まではｉ、以降の入力データ１９．ｌ Ｌ。ＩＩＬ
１ｔｌｌｌｌｔｌｉ３＠１１４１１１５１ ｉｔｓを
表しており、ここでは考える必要がないので任意でよい
、９列目は第７図の１段目のフリップフロップの８シフ
ドパＪＬＩＸ後の値テｉ 、 （ＥＸＯＲ＞ ｃ 、
＜ＥＸＯＲ＞ ｃ 、 ＜ＥＸＯＲ＞Ｃ１を表している
。１０，１１，１２，１３，１４．１５，１６６列目そ
れぞれ第７図の２，３゜４．５，６，７．８段目の８シ
フトパルス後のフリップフロップの値で、 ｉ 、
＜ＥＸＯＲ＞ ｃ 、 ＜ＨＸＯＲ＞ ｃ ２＜ＥＸＯ
Ｒ）ｃ 、、 ｉ 、（ＥＸＯＲ＞ ｃ 、（Ｅ
ＸＯＲ＞ ｃ ２（ＥＸＯＲ＞ Ｃ３（ＥＸＯＲ＞ ｃ
７＊ ｉ ｉ＜ＥＸＯＲ＞ ｃ ｚ（ＥＸＯＲ
＞ ０３（ＥＸＯＲ＞ ｃ ４＜ＥＸＯＲ＞ｃ、、
ｉ、（ＥＸＯＲ＞ｃ、＜ＥＸＯＲ＞ｃ ４＜ＥＸＯＲ
＞ｃ ｓ、 ｉ ３＜ＥＸＯｌ＞ｃ ４＜ＥＸＯ
Ｒ＞ｃ、（ＥＸＯＲ＞ｃ、、 ｉ ２（ＥＸＯＲ＞
ｃ、（ＥＸＯＲ＞ｃ、＜ＥＸＯＲ＞ｃ、、 ｉ、＜Ｅ
ＸＯＲ＞ｃ Ｇ＜ＥＸＯＲ＞ｃ、（ＥＸＯＲ＞ｃ。 を表している。 この８シフトパルス後の状態遷移行列Ｔｓ”を回路で表
現すれば８ビット並列の回路となる。 本発明によれば、並列のビット数に等しいフリ、ツブフ
ロップ回路と上記フリップフロップ回路に直列に接続さ
れたＥＸＯＨのみで構成され、誤り検出回路の動作速度
、すなわち、回路素子の動作速度は従来の直列型の回路
に比べ、並列ビット数分の１となる。 【実施例］ 以下、本発明の実施例について詳細に説明する。 第１図は本発明による並列型誤り検出回路の１実施例の
構成を示す図である８本実施例において使用される生成
多項式Ｇ（ｘ）はＸ”＋Ｘ２＋Ｘ＋１である。 並列化された８ビツトの入力データｉい１２、ｉｌ、ｉ
４＋ｉ、、ｉいｉ、及びｉ、（ｉｌがＭＳＢ、ｉ６がＬ
ＳＢ）がそれぞれＥＸＯＲ２−８，２−７゜２−６．２
−５．２−４．２−３．２−２及び２−１の一方の入力
として加えられる。上記ＥＸＯＲ２−１の出力はそれぞ
れフリップフロップ１− ｉに加えられる。フリップフ
ロップの各出力ｃｉは論理回路３及び判別回路４に加え
られる。 上記論理回路３はフリップフロップ回路１−１．１−７
．１−８の出力の排他論理和出力ｃ、＋ｃ。 ＋ｃ１、フリップフロップ回路１−１．１−２゜１−７
の出力の排他論理和出力ｃ７＋０２＋ｃいフリップフロ
ップ回路１−１．１−２．１−３．１−７の出力の排他
論理和出力ｃ、＋ｅ、＋ｃ、＋Ｃいフリップフロップ回
路１−２．１−３．１−４．１−８の出力の排他論理和
出力ｃｌｌ＋ｃ４＋ｃ 、 ＋ ｃ 、、フリップフロ
ラ、プ回路１−３、■−４，１−５の出力の排他論理和
出力ｃ、＋ｃ４＋ｃ、、フリップフロップ回路１−４．
１−５．１−６の出力の排他論理和出力ｃ、＋ｃ５＋ｃ
いフリップフロップ回路１−５．１−６．１−７の出力
の排他論理和出力ｃ、＋ｃ、＋ｃ、、８フリップフロッ
プ回路１−６．１−７．１−８の出力の排他論理和出力
ｃ、＋ｃ、＋ｃ、を得るように構成されたそれぞれ３−
１．３−２．３−３．３−４．３−５．３−６．３−７
及び３−８ （７）ＥＸＯＲのみで構成されている。 判別回路４は判別すべき時点において、フリップフロッ
プ回路の出力ｃ１〜ｃ１が全て′０°になっているか否
かをチエツクすることにより、誤りを検出する。 第４図は本発明による並列型誤り検出回路の具体的実施
例の構成を示す回路図である。同図において、第１図と
同一部分には同一の番号を付す。 本実施例は特に、第１図の論理回路３を少数のＥＸＯＲ
で構成したもので他の部分は第１図と同一である。論理
回路３の構成を具体的に述べると、フリップフロップ１
−８の出力Ｃ６とフリップフロップ１−７の出力ｃ７を
入力としたＥＸＯｌ２−１４の出力を１段目のフリップ
フロップ１−１の出力ｃ１と共ニＥＸＯＲ２−１５Ｌ、
−人力し、その出力をＥＸＯｌ２−１に加える。 フリップフロップ１−１の出力ｃ１とフリップフロップ
１−２の出力ｃ２を入力としたＥＸＯｌ２−１１の出力
をフリップフロップ１−７の出力ｃ７と共ニＥＸＯＲ２
−１６ニ入力し、その出力をＩＥＸＯＲ２−２に加える
。 フリップフロップ１−１の出力Ｃ１とフリップフロップ
１−２の出力Ｃ２を入力としたＥＸＯＲ２−１１の出力
をフリップフロップ１−７の出力ｃ７と共にＥＸＯＲ２
−１６に入力し、その出力を更にフリップフロップ１−
３の出力Ｃ１と共にＥＸＯＲＩ−１７に入力し、そして
その出力をＥＸＯＲ２−３に加える。 フリップフロップ１−３の出力ＣＪとフリップフロップ
１−４の出力の０４を入力としたＥＸＯＲ２−１２の出
力をフリップフロップ１−２の出力Ｃ２と共にＥＸＯＲ
２−１８に入力し、その出力を更にフリップフロップ１
−８の出力Ｃ８と共にＥＸＯＲ２−１９に入力し、そし
てその出力をＥＸＯＲ２−４に加える。 フリップフロップ１−３の出力ｃ１とフリップフロップ
１−４の出力ｃ４を入力としたＥＸＯＲ２−１２の出力
をフリップフロップ１−５の出力ｃ５と共にＥＸＯＲ２
−２０に入力し、その出力をＥＸＯＲ２−５に加える。 フリップフロップ１−５の出力Ｃ６とフリップフロップ
１−６の出力ｃ、を入力としたＥＸＯＲ２−１３の出力
をフリップフロップ１−４の出力Ｃ４と共にＥＸＯＲに
入力し、その出力をＥＸＯＲ２−６に加える。 フリップフロップ１−５の出力ｃｓとフリップフロップ
１−６の出力ｃ６を入力としたＥＸＯＲ２−１３の出力
をフリップフロップ１−７の出力ｃ７と共ニＥＸＯＲ２
−２２に入力し、その出力をＥＸＯＲ２−７に加える。 フリップフロップ１−７の出力ｃ７とフリップフロップ
１−８の出力ｃ８を入力としたＥＸＯＲ１−１４の出力
をフリップフロップ１−６の出力ｃ６と共ニＥＸＯＲ２
−２３ニ入力し、その出力をＥＸＯＲ２−８に加える。 入力データが５３バイトの固定ビット数がらなり、第１
から第４バイトに制御情報等と第５バイト目にそのＣＲ
Ｃ符号からなるヘッダ部と、残り４８バイトが情報ビッ
トであるセルである場合について、第５図のタイミング
チャートを用いて説明する。 セル信号が約１５０ Ｍ ｂ ｐ ｓの直列信号として
。 これを８ビツトの並列信号１１〜ｉ、にすると、回路の
動作クロックの周波数は約２０ Ｍ Ｈｚとなる。 ５３バイトの前のセルの最終クロックでフリップフロッ
プ１−１〜１−８はクリア信号ＣＬＲでクリアされ、ク
ロック１．２．３．４．５・・・で並列信号ｊ１〜ｉ３
が加えらえる。簡単のため、第１〜４バイトのヘッダが
いずれも’０１０１０１０１″第５バイト目が’ｏｏｏ
ｏｏｏｏｏ’ として波形を示す。これはＣＲＣ符号を
求める場合で、従って、セルの先頭から５パイトメ目で
、割算の余り信号が検出でき、この余りがＣＲＣ符号と
なる。 第６図は同一速度（約２０ＭＨｚ）のクロックで第７図
の直列回路の誤り検出回路を動作させた場合、同一の信
号にたいしてのタイミングチャートを示すものである。 セルの先頭から割算を行ない、余りを検出するまでに４
０クロツクが必要となる。 上述の実施例は状態遷移行列Ｔｓ’の１表現例であり、
ＥＸＯＲで接続する順序の組合せは上記実施例に限定さ
れるものではない。 なお１以上の説明は、生成多項式Ｇ （ｘ）＝Ｘ” ＋
Ｘ” ＋Ｘ÷１の８ビット並列型誤り検出回路の実施例
について説明したが、他の生成多項式、他の並列数でも
本発明で使用したような並列型誤り検出回路を構成でき
ることは説明するまでもない。 （発明の効果１ 以上述べたように、本発明による並列型誤り検出回路で
は、直列型回路に比して回路の動作速度を並列ビット数
分の１にすることができ、直列型回路では動作が困難と
なる高速信号に対しても十分に動作可能とすることがで
きる。又、回路構成においても比較的簡単なＥＸＯＲと
並列数に等しいフリップフロップ回路で構成でき、回路
が非常に簡単である利点ももつ。
第１図は本発明による並列型誤り検出回路回路の１実施
例の構成を示す図、第２図及び第３図は本発明の原理説
明のための状態遷移行列を表す図、第４図は第１図の更
に具体的実施例の回路図、第５図は第４図の動作説明の
ためのタイミングチャート、第６図は従来の直列型誤り
検出回路の動作説明のためのタイミングチャート、第７
図は従来の直列型誤り検出回路の構成図である。 １・・・フリップフロップ回路、 ２・・・排他的論理和回路、３・・・論理回路、４・・
・判別回路。
例の構成を示す図、第２図及び第３図は本発明の原理説
明のための状態遷移行列を表す図、第４図は第１図の更
に具体的実施例の回路図、第５図は第４図の動作説明の
ためのタイミングチャート、第６図は従来の直列型誤り
検出回路の動作説明のためのタイミングチャート、第７
図は従来の直列型誤り検出回路の構成図である。 １・・・フリップフロップ回路、 ２・・・排他的論理和回路、３・・・論理回路、４・・
・判別回路。
Claims (1)
- 【特許請求の範囲】 １、第１、第２、第３、第４、第５、第６、第７及び第
８の排他論理和回路の出力のそれぞれを入力とする第１
、第２、第３、第４、第５、第６、第７及び第８のフリ
ップフロップ回路と、上記第１、第７及び第８フリップ
フロップ回路の出力の排他論理和出力である第１出力、
上記第１、第２及び第７フリップフロップ回路の出力の
排他論理和出力である第２出力、上記第１、第２、第３
及び第７フリップフロップ回路の出力の排他論理和出力
である第３出力、上記第２、第３、第４及び第８フリッ
プフロップ回路の出力の排他論理和出力である第４出力
、上記第３、第４及び第５フリップフロップ回路の出力
の排他論理和出力である第５出力、上記第４、第５及び
第６フリップフロップ回路の出力の排他論理和出力であ
る第６出力、上記第５、第６及び第７フリップフロップ
回路の出力の排他論理和出力である第７出力、上記第６
、第７及び第８フリップフロップ回路の出力の排他論理
和出力である第８出力をうる論理回路とを有し、上記第
１、第２、第３、第４、第５、第６、第７及び第８の排
他論理和回路はそれぞれ上記第１、第２、第３、第４、
第５、第６、第７及び第８出力及び検査される並列の第
１、第２、第３、第４、第５、第６、第７及び第８の入
力信号であるように構成された並列型誤り検出回路。 ２、請求項第１記載の並列型誤り検査回路において、上
記第１、第２、第３、第４、第５、第６、第７及び第８
の入力信号が一定バイト数からなるセル信号に付加され
たヘッダである並列型ヘッダ誤り検出回路。 ３、請求項第１又は第２記載において、上記論理回路が
、それぞれ上記第１と第２、第３と第４、第５と第６、
第７と第８フリップフロップの出力の排他論理和を得る
第１、第２、第３及び第４第排他論理和回路と、上記第
１フリップフロップの出力と上記第４排他論理和回路の
出力の排他論理和を上記第１出力とする第５排他論理和
回路と、上記第７フリップフロップの出力と上記第１排
他論理和回路の出力の排他論理和を上記第２出力とする
第６排他論理和回路と、上記第３フリップフロップの出
力と上記第６排他論理和回路の出力の排他論理和を上記
第３出力とする第７排他論理和回路と、上記第２フリッ
プフロップの出力と上記第２排他論理和回路の出力の排
他論理和を出力とする第８排他論理和回路と、上記第８
フリップフロップの出力と上記第８排他論理和回路の出
力の排他論理和を上記第４出力とする第９排他論理和回
路と、上記第５フリップフロップの出力と上記第２排他
論理和回路の出力の排他論理和を上記第５出力とする第
１０排他論理和回路と、上記第４フリップフロップの出
力と上記第３排他論理和回路の出力の排他論理和を上記
第６出力とする第１１排他論理和回路と、上記第７フリ
ップフロップの出力と上記第３排他論理和回路の出力の
排他論理和を上記第７出力とする第１２排他論理和回路
と、上記第６フリップフロップの出力と上記第４排他論
理和回路の出力の排他論理和を上記第８出力とする第１
３排他論理和回路とで構成された並列型誤り検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1599090A JPH03222523A (ja) | 1990-01-29 | 1990-01-29 | 並列型誤り検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1599090A JPH03222523A (ja) | 1990-01-29 | 1990-01-29 | 並列型誤り検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03222523A true JPH03222523A (ja) | 1991-10-01 |
Family
ID=11904098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1599090A Pending JPH03222523A (ja) | 1990-01-29 | 1990-01-29 | 並列型誤り検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03222523A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5546665A (en) * | 1978-09-30 | 1980-04-01 | Matsushita Electric Ind Co Ltd | Error corrector |
| JPH01265332A (ja) * | 1988-04-18 | 1989-10-23 | Fujitsu Ltd | Ｃｒｃ並列演算回路の行列式生成方法 |
-
1990
- 1990-01-29 JP JP1599090A patent/JPH03222523A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5546665A (en) * | 1978-09-30 | 1980-04-01 | Matsushita Electric Ind Co Ltd | Error corrector |
| JPH01265332A (ja) * | 1988-04-18 | 1989-10-23 | Fujitsu Ltd | Ｃｒｃ並列演算回路の行列式生成方法 |
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