JPH03222480A - Semiconductor device and manufacture thereof - Google Patents
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Abstract
Description
【発明の詳細な説明】
（り産業上の利用分野
本発明は半導体装置およびその製造方法に関し、特にＬ
ＯＣＯＳ酸化膜を使った技術に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a semiconductor device and a method for manufacturing the same, and in particular to
This relates to technology using OCOS oxide film.
（ロ）従来の技術
従来のＬＯＣＯＳｍ化膜を使った半導体装置に於ける技
術は、例えば超高速ＭＯＳデバイス（発行所培風館）等
色々な文献に述べられており、概略以下の方法により達
成されている。(b) Conventional technology The technology for semiconductor devices using conventional LOCOSm films is described in various documents such as Ultra High Speed MOS Device (Publisher Baifukan), and is generally achieved by the following method. There is.
先ずＰ型の半導体基板を用意し、順次シリコン酸化膜、
シリコン窒化膜およびレジスト膜を形成し、このレジス
ト膜を活用してエツチングし、活性領域に対応するシリ
コン窒化膜を残す。First, a P-type semiconductor substrate is prepared, and a silicon oxide film,
A silicon nitride film and a resist film are formed, and etching is performed using this resist film to leave the silicon nitride film corresponding to the active region.
次にチャンネルストッパー領域を形成するホウ素をイオ
ン注入し、熱酸化処理をしてＬＯＣＯＳ酸化膜を形成す
る。従ってＬＯＣＯＳ酸化膜下にチャンネルストッパー
領域が形成される。Next, boron ions are implanted to form a channel stopper region, and a LOCOS oxide film is formed by thermal oxidation treatment. Therefore, a channel stopper region is formed under the LOCOS oxide film.
続いてゲート酸化膜、ポリシリコンゲートを形成した後
、ソース領域およびドレイン領域をヒ素等のイオン注入
によって形成していた。Subsequently, after forming a gate oxide film and a polysilicon gate, a source region and a drain region are formed by ion implantation of arsenic or the like.
しかしこの方法によると、チャンネルストッパー領域は
チャンネル領域へはみ出しチャンネル幅を小さくする結
果、狭チャンネル効果が生じていた。However, according to this method, the channel stopper region protrudes into the channel region, reducing the channel width, resulting in a narrow channel effect.
これを解決する方法として、ＩＴＦ法という技術が開発
された。これは例えば、１９８８年秋季応用物理学会予
稿集Ｐ、６１９の５ｐ−Ａ−７に述べられている。As a method to solve this problem, a technique called the ITF method was developed. This is described, for example, in 1988 Autumn Proceedings of the Japan Society of Applied Physics P, 619, 5p-A-7.
Ｉ Ｔ Ｆ （Ｉｏｎ Ｉｍｐｌａｎｔａｔｉｏｎ Ｔ
ｈｒｏｕｇｈ ｔｈｅ Ｆｉｅｌｄ）法は、チャンネル
ストッパー領域のイオン注入法であり、高エネルギーで
ＬＯＣＯＳ酸化膜を形成した後に行う方法である。これ
を以下第２図を使って説明する。I T F (Ion Implantation T
The through the field method is an ion implantation method for the channel stopper region, and is performed after forming a LOCOS oxide film with high energy. This will be explained below using FIG.
先ず第２図Ａの如く、Ｐ型の半導体基板（１）にシリコ
ン酸化膜（２）とシリコン窒化膜（３）を順次積層する
。First, as shown in FIG. 2A, a silicon oxide film (2) and a silicon nitride film (3) are sequentially laminated on a P-type semiconductor substrate (1).
続いて第２図Ｂの如く、レジスト膜（４）を使って、前
記シリコン窒化膜（３）をエツチングし、予定の活性領
域上にこのシリコン窒化膜（３）を残す。Subsequently, as shown in FIG. 2B, the silicon nitride film (3) is etched using a resist film (4), leaving the silicon nitride film (3) on the intended active region.
続いて第２図Ｃの如く、前記シリコン窒化膜（３〉を耐
酸化膜として活用しＬＯＣＯＳ酸化膜（５）を形成する
。Subsequently, as shown in FIG. 2C, a LOCOS oxide film (5) is formed using the silicon nitride film (3) as an oxidation-resistant film.
続いて第２図りの如く、チャンネルストッパー領域（６
）を破線の如く形成するホウ素をイオン注入する。Next, as shown in the second diagram, the channel stopper area (6
boron ions are implanted to form ) as shown by the broken line.
更に、第２図Ｅの如く、前記活性領域上のシリコン酸化
膜（２）を除去し、再度ゲート酸化膜（７）を形成し、
ゲート（８）とＬＯＣＯＳ酸化膜（５）をマスクとして
、ソース領域（９）およびドレイン領域（１０〉を形成
する。Furthermore, as shown in FIG. 2E, the silicon oxide film (2) on the active region is removed and a gate oxide film (7) is formed again.
Using the gate (8) and the LOCOS oxide film (5) as masks, a source region (9) and a drain region (10) are formed.
最後に第２図Ｇの如く、眉間絶縁膜を介して電極を形成
し、半導体装置を形成する。Finally, as shown in FIG. 2G, electrodes are formed via the glabella insulating film to form a semiconductor device.
（八）発明が解決しようとした課題
以上述べたＩＴＦ法は、狭チャンネル効果の低減には有
効であるが、基板の不純物濃度が上昇するため基板バイ
アス効果が大きくなる問題を有している。(8) Problems to be Solved by the Invention Although the ITF method described above is effective in reducing the narrow channel effect, it has the problem of increasing the substrate bias effect because the impurity concentration of the substrate increases.
（ニ）Ｗ題を解決するための手段
本発明は前述の課題を解決するために、前記ＬＯＣＯＳ
酸化膜（２２）を一導電型の半導体基板（２１）に形成
する工程と、
前記ＬＯＣＯＳ酸化膜（２２）下に到達する一導電型の
不純物を低ドーズ量で前記半導体基板（２１）全面に注
入し第１のチャンネルストッパー領域（２４）を形成す
る工程と、
前記ＬＯＣＯＳ酸化膜（２２）間に形成されたゲート（
２８）と前記ＬＯＣＯＳ酸化膜（２２）間に逆導電型の
不純物を注入し、ソース領域（２５）およびドレイン領
域（２６）を形成する工程と、
＝導電型の不純物を斜めにイオン注入し、前記ＬＯＣＯ
Ｓ酸化膜（２２）のバーズピーク領域（２３）下に第２
のチャンネルストッパー領域（３２）を形成する工程と
を備えることで解決するものである。(d) Means for solving problem W In order to solve the above-mentioned problem, the present invention solves the above-mentioned LOCOS
A step of forming an oxide film (22) on a semiconductor substrate (21) of one conductivity type, and a step of forming an impurity of one conductivity type that reaches under the LOCOS oxide film (22) on the entire surface of the semiconductor substrate (21) at a low dose. A step of implanting and forming a first channel stopper region (24), and a step of forming a gate (24) between the LOCOS oxide film (22).
28) and the step of implanting an impurity of opposite conductivity type between the LOCOS oxide film (22) to form a source region (25) and a drain region (26); Said LOCO
A second layer is formed below the bird's peak region (23) of the S oxide film (22).
This is solved by including a step of forming a channel stopper region (32).
（＊）作用
従来のＩＴＦ法では通常３Ｘ１０”■１以上のドーズ量
でイオン注入し第１のチャンネルストッパー領域（６）
を形成していたが、本発明では、ＩＸ １０ ”ｃｍ−
”と従来のドーズ量よりも低い値でイオン注入する。従
ってこれによって基板バイアス効果を低下させることが
できる。一方、チャンネルストッパーの効果は低減する
が、これを補充するために、斜めにイオン注入して一番
反転しやすいバーズピーク領域（２３）下に第２のチャ
ンネルストッパー領域（３２）を形成する。(*) Function In the conventional ITF method, ions are usually implanted at a dose of 3×10”■1 or more to form the first channel stopper region (6).
However, in the present invention, IX 10"cm-
”, the ions are implanted at a lower dose than the conventional dose. Therefore, this can reduce the substrate bias effect. On the other hand, the channel stopper effect is reduced, but in order to compensate for this, ion implantation is performed diagonally. Then, a second channel stopper region (32) is formed below the bird's peak region (23) where inversion is most likely to occur.
一方、ゲートを作った後に斜めにイオン注入するために
、ゲートの真下には不純物が注入されないため、狭チャ
ンネル効果は抑制される。On the other hand, since the ions are obliquely implanted after the gate is formed, no impurity is implanted directly under the gate, so the narrow channel effect is suppressed.
（へ）実施例 以下に本発明の実施例を図面を参照しながら説明する。(f) Example Embodiments of the present invention will be described below with reference to the drawings.
先ず本発明の半導体装置（毅）の構成を説明する。ここ
ではＮｆ＋ンネルＭＯＳトランジスタで説明するが、Ｐ
チャンネルＭＯ８）ランジスタに於いても実施できる事
は言うまでもない。First, the structure of the semiconductor device (Tsuyoshi) of the present invention will be explained. Here, we will explain using an Nf+ channel MOS transistor, but P
It goes without saying that this method can also be applied to transistors (channel MO8).
第１図Ｈに示す如く、Ｐ型の半導体基板（２１）があり
、この半導体基板（２１）表面にはＬＯＣＯＳ酸化膜（
２２）が形成跡れている。このＬＯＣＯＳ酸化膜（２２
）は、活性領域を囲んで形成され、また図の如く、この
ＬＯＣＯＳ酸化膜（２２）と活性領域との間には、バー
ズピーク領域（２３）が形成されている。As shown in FIG. 1H, there is a P-type semiconductor substrate (21), and the surface of this semiconductor substrate (21) is a LOCOS oxide film (
22) are visible. This LOCOS oxide film (22
) is formed surrounding the active region, and as shown in the figure, a bird's peak region (23) is formed between this LOCOS oxide film (22) and the active region.
また破線で示すようにＰ型の第１のチャンネルストッパ
ー領域（２４）が形成され、前記ＬＯＣＯＳ酸化膜（２
２）が形成されている領域では、実質的にこのＬＯＣＯ
Ｓ酸化膜（２２）直下に形成され、前記活性領域では後
述するソース領域（２５）およびドレイン領域（２６）
よりも深く形成されている。Also, as shown by the broken line, a P-type first channel stopper region (24) is formed, and the LOCOS oxide film (24) is formed.
2), this LOCO
Formed directly under the S oxide film (22), the active region includes a source region (25) and a drain region (26), which will be described later.
It is formed deeper than the
前記活性領域の半導体基板（２１）表面には、Ｓｉｎ。The surface of the semiconductor substrate (21) in the active region is coated with Sin.
より成るゲート酸化膜（２７）が形成され、このゲート
酸化膜（２７）上にはポリシリコンより成るゲート（２
８）が設けられている。A gate oxide film (27) made of polysilicon is formed on this gate oxide film (27).
8) is provided.
またこのゲート（２８）の表面には、ポリシリコンを酸
化して成るライト酸化膜（２９）が形成されている１、
−
また前記ゲート（２ｇ）および前記ＬＯＣＯＳ酸化膜（
２２）によってセルフアライメントされたＮ型のソース
領域（２５）およびドレイン領域（２６）が形成されて
いる。ここでこのソース領域（２５）およびドレイン領
域（２６）は、二重拡散により成るＤＤＤ（Ｄｏｕｂｌ
ｅ Ｄｉｆｆｕｓｅｄ Ｄｒａｉｎ）構成であり、ヒ素
とリンのイオン注入により達成きれている。Furthermore, a light oxide film (29) formed by oxidizing polysilicon is formed on the surface of this gate (28).
- Also, the gate (2g) and the LOCOS oxide film (
A self-aligned N-type source region (25) and drain region (26) are formed by 22). Here, the source region (25) and drain region (26) are DDD (Double Diffusion) formed by double diffusion.
This is achieved by implanting arsenic and phosphorus ions.
一方、前記ＬＯＣＯＳ酸化膜（２２）、ゲート酸化膜（
２７）およびゲート（２８）上には、例えば５ｉＯｆｆ
ｉより成る絶縁膜（３０）が形成され、この絶縁膜（３
０）上よりコンタクトホールを介して前記ソース領域（
２５）および前記ドレイン領域（２６）にコンタクトす
るアルミニウムより成る電極が形成きれている。On the other hand, the LOCOS oxide film (22), the gate oxide film (
27) and on the gate (28), for example 5iOff
An insulating film (30) made of i is formed, and this insulating film (30)
0) The source region (
25) and an electrode made of aluminum that contacts the drain region (26) has been completely formed.
尚、更にこの電極上には保護膜としてＰＳＧ膜（３１）
が被覆されている。Additionally, a PSG film (31) is placed on this electrode as a protective film.
is covered.
最後に、本発明の特徴としたＰ型の第２のチャンネルス
トッパー領域（３２）が前記ＬＯＣＯＳ酸化膜（２２）
のバーズピーク領域（２３）に形成されている。Finally, the P-type second channel stopper region (32), which is a feature of the present invention, is formed on the LOCOS oxide film (22).
It is formed in the bird's peak region (23).
基板バイアス効果を最低限に抑える為に、前記第１のチ
ャンネルストッパー領域（２４）は、１×ＩＱ”ｃｍ−
”と低いドーズ量で行う、従ってＬＯＣＯＳ酸化膜（２
２）のバーズピーク領域（２３）下は、チャンネルが比
較的に形成されやすくなるために、斜めイオン注入によ
ってバーズピーク領域（２３）下に第２のチャンネルス
トッパー領域（３２）を形成し、チャンネルの形成を抑
制するとともに、ゲート（２ｇ）を形成してから斜めに
イオン注入することで、ゲートの真下には不純物が注入
されず狭チャンネル効果も抑制し、ている。In order to minimize substrate bias effects, the first channel stopper region (24) has a thickness of 1×IQ”cm−
Therefore, the LOCOS oxide film (2
Since a channel is relatively easily formed under the bird's peak region (23) in 2), a second channel stopper region (32) is formed under the bird's peak region (23) by oblique ion implantation. By obliquely implanting ions after forming the gate (2g), no impurity is implanted directly under the gate, thereby suppressing the narrow channel effect.
次に第１図Ａ乃至第１図Ｈを使って製造方法について説
明をしてゆく。Next, the manufacturing method will be explained using FIGS. 1A to 1H.
先ず第１図Ａの如く、Ｐ型の半導体基板（２１）を用意
し、 Ｓｉｎ、より成るパッド酸化膜（４ｏ）とシリコ
ン窒化膜〈４１）を順次形成する工程がある。First, as shown in FIG. 1A, there is a step of preparing a P-type semiconductor substrate (21) and sequentially forming a pad oxide film (4o) made of Sin and a silicon nitride film (41).
ここでパッド酸化膜（４０）は約５０ｏ人の厚きで形成
され、またシリコン窒化膜（４１）ハ、ＬＰＣＶＤ法に
より約１５００人の厚さで形成される。Here, the pad oxide film (40) is formed to a thickness of about 50 .mu.m, and the silicon nitride film (41) is formed to a thickness of about 150 .mu.m by LPCVD.
続いて第１図Ｂの如く、レジスト膜（４２）をマスクと
して、前記シリコン窒化膜（４１）をエツチングする工
程がある。Next, as shown in FIG. 1B, there is a step of etching the silicon nitride film (41) using the resist film (42) as a mask.
ここで前記シリコン窒化膜（４１）は、活性領域上を残
し、異方性エツチング等によって除去する。Here, the silicon nitride film (41) is removed by anisotropic etching or the like, leaving a portion on the active region.
続いて、第１図Ｃの如く、熱酸化によってＬＯＣＯＳ酸
化膜（２２）を形成する工程がある。ここで前記シリコ
ン窒化膜（４１）は耐酸化膜として働く。Next, as shown in FIG. 1C, there is a step of forming a LOCOS oxide film (22) by thermal oxidation. Here, the silicon nitride film (41) functions as an oxidation-resistant film.
その後、パッド酸化膜（４０）を除去し、熱酸化法によ
ってダミー酸化膜を形成している。Thereafter, the pad oxide film (40) is removed and a dummy oxide film is formed by thermal oxidation.
続いて、第１図りの如く、前記シリコン窒化膜（４１）
を除去した後、ボロンをイオン注入し、破線で示す第１
のチャンネルストッパー領域（２４）を形成する。Subsequently, as shown in the first diagram, the silicon nitride film (41)
After removing , boron is ion-implanted to form the first
A channel stopper region (24) is formed.
ここでボロンは、加速電圧を１８０ ＫｅＶ、ドーズ量
１×１０１″ｃｍ −”の条件でイオン注入している。Here, boron is ion-implanted under conditions of an acceleration voltage of 180 KeV and a dose of 1×10 1 cm − .
従来の技術の欄で説明したＩＴＦ法では、ドーズ量を３
Ｘ Ｉ Ｑ ”ｃｍ−”以上で形成しているため、基
板バイアス効果が大きくなっているが、このドーズ量を
減らしてこの基板バイアス効果を抑制している。またス
レッショルド電圧Ｖｔを調整するために再度イオン注入
をしている。In the ITF method explained in the conventional technology section, the dose amount is 3
Since it is formed with X I Q "cm-" or more, the substrate bias effect becomes large, but this substrate bias effect is suppressed by reducing the dose amount. In addition, ion implantation is performed again to adjust the threshold voltage Vt.
続いて第１図Ｅの如く、前記ダミー酸化膜を除去する工
程がある。従って活性領域に対応する半導体基板（２１
）が露出される。Next, as shown in FIG. 1E, there is a step of removing the dummy oxide film. Therefore, the semiconductor substrate (21
) is exposed.
その後第１図Ｆの如く、熱酸化法によってゲート酸化膜
（２７）を形成し、このゲート酸化膜（２７）の上にポ
リシリコンを形成する。そしてこのポリジノコンをエツ
チングして、ゲート（２８）および配線を形成する。そ
してその後熱酸化法によってゲート（２８）の周辺にラ
イト酸化膜（２９〉を形成し、全面に順にヒ素イオンと
リンイオンを注入する。従って二重拡散のソース領域（
２５）とドレイン領域（２６）が形成される。Thereafter, as shown in FIG. 1F, a gate oxide film (27) is formed by thermal oxidation, and polysilicon is formed on this gate oxide film (27). This polygon is then etched to form a gate (28) and wiring. After that, a light oxide film (29) is formed around the gate (28) by thermal oxidation method, and arsenic ions and phosphorus ions are sequentially implanted over the entire surface.Therefore, the double-diffused source region (
25) and a drain region (26) are formed.
ここでイオン注入条件は、ヒ素で６０ＫｅＶ、５Ｘ Ｉ
Ｑ ”ｃｍ−” リンは６０ＫｅＶ、 Ｉ Ｘ １
０１４ａｎ−”である。Here, the ion implantation conditions are 60KeV for arsenic, 5X I
Q “cm-” Phosphorus is 60KeV, I X 1
014an-”.
更に第１図Ｇの如く、ゲート（２８）をマスクとして斜
めイオン注入をする工程がある。Furthermore, as shown in FIG. 1G, there is a step of performing oblique ion implantation using the gate (28) as a mask.
ここではボロンイオンを３０°〜４０°傾けてイオン注
入する。このように傾けてイオン注入した方が効果的に
第２のチャンネルストッパー領域（３２）が形成される
。従って前記ソース領域（２５）およびドレイン領域（
２６）の両端であり、前記バーズピーク領域（２３）の
下にボロンイオンが注入きれ、９５０℃、４０分の熱処
理により第２のチャンネルストッパー領域（３２）が形
成される。Here, boron ions are implanted at an angle of 30° to 40°. The second channel stopper region (32) can be formed more effectively by performing ion implantation at this angle. Therefore, the source region (25) and the drain region (
26), boron ions are completely implanted under the bird's peak region (23), and a second channel stopper region (32) is formed by heat treatment at 950° C. for 40 minutes.
最後に例えばＳｉｎ、より成る絶縁膜（３０）を全面に
形成し、前記ソース領域（２５）および前記ドレイン領
域（２６）に対応するコンタクト孔を形成し、アルミニ
ウムより成る電極を形成する。また保護膜として全面に
ＰＳＧ膜（３１）がこの上に形成されている。Finally, an insulating film (30) made of, for example, Sin is formed over the entire surface, contact holes corresponding to the source region (25) and the drain region (26) are formed, and electrodes made of aluminum are formed. Further, a PSG film (31) is formed on the entire surface as a protective film.
本発明の特徴とした所は、第１図Ｇの工程であり、ゲー
ト（−２８）を形成してから斜めのイオン注入を行うた
め、ゲートがマスクとなってゲート（２８）の真下には
第２のチャンネルストッパー領域（３２）は形成されな
い。従って狭チャンネル効果を抑制することができる。The feature of the present invention is the process shown in FIG. 1G, in which oblique ion implantation is performed after forming the gate (-28). A second channel stopper region (32) is not formed. Therefore, narrow channel effects can be suppressed.
また第１のチャンネルストッパー領域（２４）は低濃度
で形成されるため、従来の構造よりもチャンネル領域へ
はみ出さない。しかもこの第２のチャンネルストッパー
領域（３２）が、反転が発生しやすいバーズピーク領域
（２３）（７）下に形成されるため、素子領域間は、更
に良好に分離することができる。Furthermore, since the first channel stopper region (24) is formed with a low concentration, it does not protrude into the channel region as compared to the conventional structure. Moreover, since the second channel stopper region (32) is formed under the bird's peak regions (23) and (7) where inversion is likely to occur, the device regions can be separated even better.
本発明の製造方法は以上であるが、ＬＯＣＯＳ酸化膜（
２２〉を形成する方法としてＰ Ｐ Ｌ （ＰｏｌｙＳ
ｉｌｉｃｏｎ Ｐａｄ ＬＯＣＯＳ）法を用いても良い
。これは第１図Ａの工程に於いて、Ｐ型の半導体基板（
２１〉上に、順次パッド酸化膜、ポリシリコン膜および
シリコン窒化膜を積層して形成するものであり、各々の
膜厚はおよそ５００人、７００人および１５００人であ
る。The manufacturing method of the present invention has been described above, and the LOCOS oxide film (
22> is a method of forming P P L (PolyS
ilicon Pad LOCOS) method may also be used. This is a P-type semiconductor substrate (
21>, a pad oxide film, a polysilicon film, and a silicon nitride film are sequentially stacked on the pad oxide film, and the thickness of each film is about 500, 700, and 1,500, respectively.
続いて第１図Ｂ、第１図Ｃの如く、シリコン窒化膜のエ
ツチング後に、ＬＯＣＯＳ酸化膜を形成する。Subsequently, as shown in FIGS. 1B and 1C, after etching the silicon nitride film, a LOCOS oxide film is formed.
ただしこの方法では、第１図りの第１のチャンネルスト
ッパー領域（２４）の前工程で、前記ポリシリコン膜を
除去する必要がある。However, in this method, it is necessary to remove the polysilicon film in a pre-process of forming the first channel stopper region (24) in the first diagram.
この方法によれば、ポリシリコンが酸化されてＬＯＣＯ
Ｓ酸化膜が形成されるため、シリコン半導体基板上に酸
化誘起欠陥が発生せず、無欠陥素子分離が可能であり、
またバーズピークを最小に抑えることができるメリット
がある。According to this method, polysilicon is oxidized and the LOCO
Since the S oxide film is formed, oxidation-induced defects do not occur on the silicon semiconductor substrate, and defect-free device isolation is possible.
It also has the advantage of minimizing bird's peak.
（ト）発明の効果
以上の説明からも明らかなように、第１のチャンネルス
トッパー領域は低不純物濃度で形成されているために、
基板バイアス効果を最小限に抑えることができる。(g) Effects of the invention As is clear from the above explanation, since the first channel stopper region is formed with a low impurity concentration,
Substrate bias effects can be minimized.
またバーズピーク下は、比較的チャンネルが形成諮れや
すいが、斜めイオン注入で第２のチャンネルストッパー
領域を形成し、これを抑えている。Further, although it is relatively easy to form a channel under the bird's peak, this is suppressed by forming a second channel stopper region by oblique ion implantation.
しかも第１のチャンネルストッパー領域の不純物濃度が
低いので、横方向拡散が小さく狭チャンネル効果を抑え
ることができ、またゲートを形成した後で第２のチャン
ネルストッパー領域を形成するので、ゲート下にはこの
不純物は注入きれず、この第２のチャンネルストッパー
領域による狭チャンネル効果を無くすことができる。Moreover, since the impurity concentration in the first channel stopper region is low, lateral diffusion is small and the narrow channel effect can be suppressed.Also, since the second channel stopper region is formed after the gate is formed, there is no space under the gate. This impurity cannot be completely implanted, and the narrow channel effect caused by this second channel stopper region can be eliminated.
第１図Ａ乃至第１図Ｈは、本発明の半導体装置の製造方
法を示す断面図、第２図Ａ乃至第２図Ｇは従来の半導体
装置の製造方法を示す断面図である。1A to 1H are cross-sectional views showing a method of manufacturing a semiconductor device according to the present invention, and FIGS. 2A to 2G are cross-sectional views showing a conventional method of manufacturing a semiconductor device.
Claims (6)
ＯＳ酸化膜と、 前記活性領域に形成された逆導電型のソース領域および
ドレイン領域と、 前記ソース領域とドレイン領域との間に形成されたゲー
トと、 前記ＬＯＣＯＳ酸化膜の形成領域は実質的にこのＬＯＣ
ＯＳ酸化膜直下に、前記活性領域では前記ソース領域お
よびドレイン領域よりも深く注入された低ドーズ量の一
連の第１のチャンネルストッパー領域と、 前記ＬＯＣＯＳ酸化膜のバーズピーク領域下に実質的に
形成された一導電型の第２のチャンネルストッパー領域
とを具備することを特徴とした半導体装置。(1) LOC surrounding the active region of a semiconductor substrate of one conductivity type
An OS oxide film, a source region and a drain region of opposite conductivity types formed in the active region, a gate formed between the source region and the drain region, and a region where the LOCOS oxide film is formed are substantially This LOC
a series of low-dose first channel stopper regions implanted directly under the OS oxide film and deeper in the active region than the source and drain regions; and a series of first channel stopper regions formed substantially under the bird's peak region of the LOCOS oxide film. and a second channel stopper region of one conductivity type.
ース領域およびドレイン領域と隣接することを特徴とし
た請求項第１項記載の半導体装置。(2) The semiconductor device according to claim 1, wherein the second channel stopper region is adjacent to the source region and the drain region.
によって形成されることを特徴とした請求項第１項また
は第２項記載の半導体装置。(3) The semiconductor device according to claim 1 or 2, wherein the source region and the drain region are formed by double diffusion.
導体装置の製造方法であって、 前記ＬＯＣＯＳ酸化膜を一導電型の半導体基板に形成す
る工程と、 前記ＬＯＣＯＳ酸化膜下に到達する一導電型の不純物を
低ドーズ量で前記半導体基板全面に注入し第１のチャン
ネルストッパー領域を形成する工程と、 前記ＬＯＣＯＳ酸化膜間に形成されたゲートと前記ＬＯ
ＣＯＳ酸化膜間に逆導電型の不純物を注入し、ソース領
域およびドレイン領域を形成する工程と、 一導電型の不純物を斜めにイオン注入し、前記ＬＯＣＯ
Ｓ酸化膜のバーズピーク領域下に第２のチャンネルスト
ッパー領域を形成する工程とを具備することを特徴とし
た半導体装置の製造方法。(4) A method for manufacturing a semiconductor device in which semiconductor elements are separated by a LOCOS oxide film, comprising: forming the LOCOS oxide film on a semiconductor substrate of one conductivity type; forming a first channel stopper region by implanting impurities into the entire surface of the semiconductor substrate at a low dose; and forming a first channel stopper region between the gate formed between the LOCOS oxide film and the LO
A process of implanting impurities of opposite conductivity type between the COS oxide films to form a source region and a drain region, and obliquely implanting impurities of one conductivity type to form the LOCO
A method for manufacturing a semiconductor device, comprising the step of forming a second channel stopper region under a bird's peak region of an S oxide film.
純物を前記半導体基板全面に注入する工程に於いて、前
記ＬＯＣＯＳ酸化膜の形成領域は実質的にこのＬＯＣＯ
Ｓ酸化膜直下に、前記活性領域では前記ソース領域およ
びドレイン領域よりも深く注入されることを特徴とした
請求項第４項記載の半導体装置の製造方法。(5) In the step of implanting impurities of one conductivity type that reach under the LOCOS oxide film into the entire surface of the semiconductor substrate, the formation region of the LOCOS oxide film is substantially
5. The method of manufacturing a semiconductor device according to claim 4, wherein the implantation is performed directly under the S oxide film in the active region deeper than in the source region and the drain region.
程に於いて、前記ソース領域およびドレイン領域は異な
る不純物により二重拡散されることを特徴とした請求項
第４項または第５項記載の半導体装置の製造方法。(6) The semiconductor device according to claim 4 or 5, wherein in the step of forming the source region and the drain region, the source region and the drain region are double diffused with different impurities. manufacturing method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1864190A JPH03222480A (en) | 1990-01-29 | 1990-01-29 | Semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP1864190A JPH03222480A (en) | 1990-01-29 | 1990-01-29 | Semiconductor device and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03222480A true JPH03222480A (en) | 1991-10-01 |
Family
ID=11977227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1864190A Pending JPH03222480A (en) | 1990-01-29 | 1990-01-29 | Semiconductor device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03222480A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05152324A (en) * | 1991-11-26 | 1993-06-18 | Sharp Corp | Manufacture of semiconductor device |
| JPH0653232A (en) * | 1992-08-03 | 1994-02-25 | Mitsubishi Electric Corp | Semiconductor device and its manufacture |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53129591A (en) * | 1977-04-18 | 1978-11-11 | Fujitsu Ltd | Production of semiconductor device |
| JPS5879766A (en) * | 1981-11-06 | 1983-05-13 | Nec Corp | Manufacture of metal oxide semiconductor type semiconductor device |
| JPS5893279A (en) * | 1981-11-30 | 1983-06-02 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS5979766A (en) * | 1982-10-30 | 1984-05-09 | Toshiba Corp | Wire dot printer |
| JPH01149433A (en) * | 1987-12-07 | 1989-06-12 | Hitachi Ltd | Semiconductor device and manufacture thereof |
| JPH01220858A (en) * | 1988-02-29 | 1989-09-04 | Sony Corp | Manufacture of semiconductor device |
| JPH03139861A (en) * | 1989-10-25 | 1991-06-14 | Sony Corp | Manufacture of semiconductor device |
-
1990
- 1990-01-29 JP JP1864190A patent/JPH03222480A/en active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53129591A (en) * | 1977-04-18 | 1978-11-11 | Fujitsu Ltd | Production of semiconductor device |
| JPS5879766A (en) * | 1981-11-06 | 1983-05-13 | Nec Corp | Manufacture of metal oxide semiconductor type semiconductor device |
| JPS5893279A (en) * | 1981-11-30 | 1983-06-02 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS5979766A (en) * | 1982-10-30 | 1984-05-09 | Toshiba Corp | Wire dot printer |
| JPH01149433A (en) * | 1987-12-07 | 1989-06-12 | Hitachi Ltd | Semiconductor device and manufacture thereof |
| JPH01220858A (en) * | 1988-02-29 | 1989-09-04 | Sony Corp | Manufacture of semiconductor device |
| JPH03139861A (en) * | 1989-10-25 | 1991-06-14 | Sony Corp | Manufacture of semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05152324A (en) * | 1991-11-26 | 1993-06-18 | Sharp Corp | Manufacture of semiconductor device |
| JPH0653232A (en) * | 1992-08-03 | 1994-02-25 | Mitsubishi Electric Corp | Semiconductor device and its manufacture |
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